Скачиваний:
93
Добавлен:
21.02.2014
Размер:
4.86 Mб
Скачать

Содержание

Введение

  1. Расшифровка и анализ технического задания

  2. Разработка процессорного модуля, интерфейса и уточненной

структурной схемы

    1. Архитектура и режимы работы микропроцессора К1810ВМ86

    2. БИС ОЗУ КР565РУ6

2.3 БИС ПЗУ К541РЕ1

3 Выбор основных узлов для построения МПС

3.1 Буферные регистры и шинные формирователи

3.2 Программируемый таймер К1810ВИ54

3.3 Разработка блока АЦП

3.4 Разработка контроллера прямого доступа к памяти

3.5 Организация прерываний в МП К1810ВМ6

3.6 Разработка подсистемы ввода/вывода

3.7 Генератор тактовых импульсов

3.8 Разработка принципиальной схемы микро-ЭВМ

4 Разработка электрической принципиальной схемы индикатора шин

Заключение

Список используемой литературы

Приложение А

Введение

Развитие микроэлектронной технологии, обеспечившее появление больших и сверхбольших интегральных схем (СБИС), создало предпосылки для резкого снижения стоимости систем управления (СУ). Но практическая реализация достижения технологии БИС и СБИС стало возможным после создания МП. МП – универсальный компонент, который стал связующим звеном для нового поколения изделий микроэлектроники, и обеспечил их функциональную полноту.

Существенным отличие МП од других элементов радиоэлектроники является замена физического, схемного метода реализации заданных функций, математическим программным методом.

Этот метод предоставляет проектировщику большие возможности, т.е. снимает ряд физических ограничений при реализации различных функций, обеспечивает независимость характеристик от физических условий применения. Важным свойством МП является высокая гибкость, возможность быстрой перенастройки при необходимости даже значительных изменение в алгоритмах управления.

Целью курсового проектирования по дисциплине «Микропроцессорные устройства систем управления» является обобщение, закрепление и углубление знаний по дисциплинам: «Электроника и микросхемотехника», «Вычислительные машины и системы», «Микропроцессорные устройства систем управления», формирование навыков разработки и оформления текстовой и графической документации; развитие навыков устных сообщений по содержанию курсового проекта. Целью курсового проекта является разработка микропроцессорной управляющей микроЭВМ, реализующей заданные взаимодействия с объектом управления (ОУ) и разработка программных средств системы, обеспечивающих выполнение заданного алгоритма управления.

  1. Расшифровка и анализ задания

Задание на курсовой проект включает в себя набор исходных данных и ограничений для проектирования управляющей микроЭВМ. Задание определяет:

- базовый микропроцессор (микроЭВМ), на основе которого требуется построить управляющую микроЭВМ.

- типы БИС, на которых должны быть реализованы блоки ПЗУ и ОЗУ

- алгоритм управления определяется в задании видом функции f1, f2, t1, t2, t3. Необходимо при срабатывании аварийного датчика (INT1) сформировать на пульте аварийную сигнализацию светодиодом (2 Гц)

Вариант № 11.

БИС МП (микроЭВМ) К1810ВМ86

БИС ОЗУ К565РУ6

БИС ПЗУ К541РЕ1

Функция y1=f(x1, x2, x3, x4) x1&x2&x3 x4

Функция NU=f(NU1,NU2,K) NU1 - NU2 – K

Время t1 80мкс

Время t2 75мкс

Время t3 75мкс

  1. Разработка процессорного модуля, интерфейса и уточненной структурной схемы

    1. Архитектура и режимы работы микропроцессора к1810вм86

БИС К1810ВМ86 представляет собой однокристальный высокопроизводи­тельный 16-разрядный микропроцессор, выполненный по усовершенствованной n-канальной МОП-технологии, позволившей получить среднее время задержки распространения сигналов на вентиль 2 не и обеспечить высокую функциональ­ную плотность (29 тыс. транзисторов на кристалл).

Основными архитектурными особенностями микросхемы К1810ВМ86, позволяющими больше чем на порядок повысить производительность систем, являются:

1) более мощная система команд с расширенными возможностями адреса­ции памяти, включающая команды умножения. деления и обработки последова­тельностей байтов или слов:

2) аппаратная реализация процесса со­вмещения операции выполнения и выбор­ки команд;

3) более гибкая и мощная организация системы прерываний:

4) аппаратная реализация некоторых механизмов взаимодействия нескольких процессоров, упрощающая построение сложных мультипроцессорных систем.

Основные системные характеристики микропроцессора К1810ВМ86

Тактовая частота. МГц 5;

Объем адресуемой памяти. Mбайт 1;

Разрядность адресной шины 20;

Разрядность шины данных 16;

Число адресуемых устройств:

ввода/вывода 216/216 ;

основных команд 133;

Максимальная потребляемая мощность, Вт 1,75;

Тип корпуса 2123.40-6(7).

Рисунок 1 – Структурная схема микропроцессора К1810ВМ86

Рисунок 2 – Упрощенная струк­турная схема микропроцессора

К1810ВМ86

Структурная схема микропроцессора К1810ВМ86 представлена на рисунке 1, она включает следующие устройства арифметико-логическое устройство (ALU) с тремя регистрами временного хранения операндов (RGB) и регистром признаков (RS); группу регистров общего назначения (R0 - R7); микропрограммное устройство управления (MCU) для управления выполнением команд; схему упра­вления доступом к магистрали (DMU); схему внутренней синхронизации (CLG), преобразующую внешние тактовые им­пульсы во внутренние последовательно­сти синхроимпульсов и обеспечивающую синхронизацию МП с медленными ЗУ и УВВ; схему обработки запросов преры­ваний (INTU); схему управления циклами обмена (СU), осуществляющую управле­ние работой 16-разрядного канала адреса/данных; буферы канала адреса/ данных (BD/A); указатель команд (IP), выполняющий функции программного счетчика; сегментные регистры (RGS), со­держащие базовые адреса программ, данных и стека; сумматор адреса (Sm), служащий для вычисления 20-разрядного физического адреса; регистры очереди команд (RI), предназначенные для форми­рования шестибайтной очереди команд, готовых к исполнению.

Отличительной особенностью архитектуры микропроцессора К1810ВМ86 является наличие двух основных асин­хронно работающих устройств: устрой­ства обработки (УО) и устройства сопря­жения канала (УСК). Упрощенная струк­турная схема, представляющая МП в виде двух независимых устройств, изо­бражена на рисунок 2. УО декодирует и выполняет команды, а УСК осущест­вляет связь с внешними устройствами, обеспечивает выборку команд и данных из памяти, формирует очередь команд. Организация параллельной работы УО и УСК и уменьшение конфликтных си­туаций при обращении к памяти за счет применения очереди команд позволяет существенно повысить производительность систем на основе микропроцессора К1810ВМ86.

Регистровая модель микропроцессора К1810ВМ86 приведена на рисунке 3. Ре­гистры CS, DS, SS и ES называются сег­ментными регистрами и

используются при обращении к памяти для вычисления физических адресов ячеек.

Рисунок 3 – Регистровая модель микропроцессора К1810ВМ86

Основное на­значение этих регистров следующее: ре­гистр программного или кодового сег­мента (CS) определяет текущий про­граммный сегмент; содержимое регистра CS вместе с содержимым указателя команд (IP) задает адрес очередной команды выполняемой программы; ре­гистр сегмента данных, или информа­ционного сегмента (DS), используется в командах при обращении к данным; ре­гистр стекового сегмента (SS) определяет текущий стековый сегмент и используется в командах обращения к стеку, при обра­ботке подпрограмм и прерывании; ре­гистр дополнительного сегмента (ES) обычно применяется как вспомога­тельный сегмент данных.

Регистры общего назначения АХ, ВХ, СХ и DX, называемые также регистрами данных, используются при выполнении арифметических и логических операций. Эти же регистры могут выполнять неко­торые специальные функции, что и нашло отражение в их мнемонических обозначе­ниях: АХ - аккумулятор, ВХ - базовый регистр, СХ – счетчик,DX - регистр данных. Эти регистры общего назначения допускают раздельную адресацию старшим (H) и младшим (L) половинам и могут использоваться в виде набора 8-разрядных регистров.

Регистры общего назначения SP, ВР, SI и DI называются адресными регистра­ми, так как в них хранятся относительные адреса, используемые для определения адресов операндов в пределах одного из сегментов памяти. В указателе стека (SP) и в указателе базы (ВР) содержатся отно­сительные адреса в пределах стекового сегмента памяти, а в регистре индекса ис­точника (SI) и. регистре индекса приемни­ка {DI) хранятся относительные адреса в пределах сегмента данных.

В пределах любого из сегментов емкостью в 64К байт обращение к опе­рандам происходит с помощью 16-раз­рядного адреса смещения в сегменте. Этот адрес определяется способом адре­сации и называется также исполни­тельным адресом (ЕЛ). 20-разрядный фи­зический адрес памяти (ADDR) форми­руется в сумматоре адреса (Sm) посред­ством сложения 16-разрядного адреса смещения в сегменте с 16-разрядным адресом в сегментном регистре, сдви­нутым на четыре разряда влево.

Рассмотренные функции регистров микропроцессора К1810ВМ86 являются основными и реализуются в командах по умолчанию. Дополнительные возможно­сти использования регистров указывают­ся при описании конкретных видов команд.

Регистр признаков или флагов (RS) со­стоит из одноразрядных регистров, фик­сирующих состояние процессора и приме­няемых для управления его функциониро­ванием. Флаги CF, PF, AF, SF и ZF аналогичны флагам микропроцессо­ра КР580ИК80А и характеризуют резуль­тат выполнения последней арифметиче­ской или логической операции. Флаг переполнения OF устанавливается в со­стояние 1 при переполнении, возникаю­щем в результате арифметических опера­ций над величинами со знаком. Флаги DF, IF и TF применяются для управле­ния микропроцессором. Флаг направле­ния DF служит для автоматического уве­личения или уменьшения адреса при обработке последовательностей символов (имитация режимов автоинкрементной и автодекрементной адресации). Установ­ка флага разрешения прерывания IF раз­решает МП-прием запроса прерывания на входе INT. Установка флага трасси­ровки TF переводит МП в состояние пре­рывания после выполнения каждой команды, т. е. организует режим пошаго­вого выполнения программ.

Микропроцессор К1810ВМ86 предназ­начен для использования как в простых однопроцессорных, так и в сложных му­льтипроцессорных системах управления и обработки информации. В связи с этим МП имеет специальный вывод MN/MX рисунок 1 для задания минимального или максимального режимов функциони­рования. Каждый режим характеризуется некоторым набором управляющих сигна­лов, соответствующим сложности проек­тируемой системы. При подключении вы­вода MN/MX к выводу Uее микропро­цессор настраивается на работу в мини­мальном режиме, в котором все сигналы управления периферийными устройства­ми вырабатываются самим МП. При подключении вывода MNIMX к выводу GND происходит изменение функций ря­да управляющих сигналов и МП перена­страивается на работу в максимальном режиме. В этом режиме МП используется обычно с системным контроллером, гене­рирующим сигналы управления системой. Управляющие сигналы максимального режима работы на рисунке 1 заключены в круглые скобки.

Назначения выводов МП и соответ­ствующих им сигналов, общих как для максимального, так и для минимального режимов, приведены в таблице 1. Назначе­ния выводов, относящиеся только к ми­нимальному режиму, даны в таблице 2, а только к максимальному — в таблице 3. В максимальном режиме, как это видно из таблицы 3, МП использует лишь три вывода ST0 — ST2 для управления пери­ферией и ЗУ через контроллер, а на остальных пяти выводах генерируются сигналы, необходимые для организации работы МП в мультипроцессорных систе­мах.

Микропроцессор К1810ВМ86 осущест­вляет обмен информацией с ЗУ и ВУ че­рез 16-разрядный канал адреса/данных с помощью временного мультиплексиро­вания. Цикл функционирования канала включает обычно выдачу адресов ЗУ или УВВ. данных, а также сигналов, сопрово­ждающих процесс обмена, и состоит из четырех машинных тактов (T1, Т2, Т3, Т4). В такте T1 в канал выдается адрес ЗУ или УВВ.

Таблица 1– Описание выводов МП, общих для максимального и

минимального режимов

Обозначение вывода

Номер

контакта

Назначение вывода

1

2

3

AD(15-0)

39; 2-16

Тристабильные входы/выходы канала, образующие адресную шину в такте обращения к памяти Т1 и шину данных в последующих тактах (Т2, Т3, Тw, Т4)

A19/ST6;

A18/ST5;

A17/ST4;

A16/ST3

35-38

Тристабильные выходы, образующие четыре старших разряда адреса памяти в такте Т1 и сигналы состояния в последующих тактах: ST5 – состояние триггера разрешения прерывания: ST4 и ST3 служат для указания используемого в цикле обмена сегментного регистра.ST6 – сигнал L – уровня

R

32

Тристабильные выход сигнала чтения L – уровня, используемого для считывания информации из устройств, подключенных к каналу МП, и выдаваемого в тактах Т2, Т3, Т4 каждого цикла чтения

BHE/ST7

34

Тристабильные выход, используемый для разрешения передачи данных по старшей половине шины AD(15-8) в такте Т1 по L – уровню сигнала BHE и как сигнал состояния ST7 в тактах Т2, Т3, Т4

продолжение таблицы 1

1

2

3

RDY

22

Вход сигнала готовности H – уровня, поступающего от внешних устройств и подтверждающего их готовность к обмену

INT

18

Вход маскируемого запроса прерывания H – уровня

NMI

17

Вход немаскируемого запроса прерывания (по положительному перепаду на входе)

TEST

23

Вход сигнала проверки, анализируемый специальной командой ожидания WAIT

CLR

21

Вход сигнала установки внутренних схем МП

CLK

19

Вход тактовых сигналов синхронизации

MN/

33

Вход сигнала управления режимом работы МП

UCC

40

Напряжение питания (+5 В)

GND

1; 20

Напряжение питания (0 В)

Таблица 2 – Описание выводов МП, используемых для минимального

режима

Обозначение вывода

Номер контакта

Назначение вывода

1

2

3

W

29

Тристабильны выход сигнала записи L – уровня, используемого для записи информации в ЗУ или УВВ в зависимости от состояния сигнала M/ и выдаваемого в тактах Т2, Т3 и Тw каждого цикла записи

M/

28

Тристабильный выход сигнала обращения к ЗУ или УВВ вырабатываемого в такте предшествующего цикла и поддерживаемого до завершения такта Т4 текущего цикла L – уровня сигнала соответствует обращению к УВВ, а H – уровень – обращению к ЗУ

OP/

27

Тристабильный выход передачи или приема данных, предназначенный для управления направлением обмена информацией через шинные формирователи

DE

26

Тристабильный выход сигнала разрешения передачи данных L – уровня, выдаваемый в каждом цикле обращения к ЗУ или УВВ и в циклах подтверждения прерывания

STB

25

Выход строба адреса – сигнала H – уровня, используемого для записи адреса во внешний буферный регистр адреса и генерируемого в такте Т1 любого цикла канала

продолжение таблицы 2

1

2

3

INTA

24

Выход сигнала подтверждения прерывания L – уровня, генерируемого в тактах Т2, Т3 и Тw каждого цикла подтверждения прерывания

HLD

31

Выход сигнала захвата, указывающего на запрос канала другим процессором

HLDA

30

Выход сигнала подтверждения захвата, сопровождающегося переводом канала и шин управления в высокоимпедансное состояние

Таблица 3 – Описание выводов МП, используемых для максимального

режима

Обозначение вывода

Номер контакта

Назначение вывода

1

2

3

ST0 - ST2

26; 27; 28

Тристабильные выходы сигналов состояния цикла канала, генерируемых в тактах Т4, Т1 и Т2 и используемых контроллером канала для выработки сигналов управления обменом информации с ЗУ и УВВ

RQ/E1

RQ/EO

30; 31

Двунаправленные выводы сигналов запроса/разрешения доступа к магистрали, используемых другими устройствами, чтобы отключить МП от канала в конце текущего цикла канала; приоритет вывода RQ/EO выше, чем вывода RQ/E1

продолжение таблицы 3

1

2

3

LOCK

29

Тристабильный выход сигнала блокировки системного канала, указывающего другим устройствам на запрет использования системного канала, пока сигнал LOCK имеет L – уровень

QS1, QS0

24; 25

Выходы сигналов состояния очереди команд

Рисунок 4 – Временные диаграммы циклов чтения и записи для

минимального режима

Обмен данными для цикла записи происходит в тактах Т2, Т3,Т4 а для ци­кла чтения — в тактах Т3, Т4. Такт Т2 в цикле чтения используется тля пере­ключения МП из режима записи в режим чтения, а канал переводится в высокоимпедансное состояние. Для согласования с медленными УВВ или ЗУ с помощью сигнала RDY между тактами Т3 и Т4 мо­гут включаться дополнительные такты ожидания (Тw), в течение которых данные в канале остаются неизменными. Нако­нец, в ряде случаев между отдельными циклами канала могут вводиться холостые такты (Т5).

Рисунок 5 – Условно-графическое обозначение МП К1810ВМ6

Временные диаграммы циклов чтения и записи для минимального режима приставлены на рисунке 4. В цикле чтения рисунок 4,а выдается сигнал чтения R, а также сигналы управления направле­нием обмена РО / IР и разрешением пере­дачи данных DE. Сигнал DE разрешает шинным формирователям передать длимые в МП. В цикле записи рисунок 4, б сигнал DE выдается раньше, чем в цикле чтения, а выдача данных и сигнала запи­си W производится по переднему фронту в такте Т2. Для многих ЗУ и УВВ требуется постоянство адреса в течение все­го цикла канала, поэтому в такте Т1, ка­ждого цикла выдается стробирующий сигнал STB, позволяющий зафиксировать адрес по заднему фронту сигнала STB. Сигналы состояния ST3, ST4 указы­вают сегментный регистр, используемый в текущем цикле канала для вычисления физического адреса ячейки памяти.

Три 16-разрядных регистра очереди команд (RI) микропроцессора обеспечи­вают временное хранение 6 байт очереди команд.УО микропроцес­сора при выполнении команды извлекает из очереди байт кода команды, не требуя доступа к каналу. УСК микропроцессора следит за состоянием очереди команд, пополняя ее, когда другие системные эле­менты не занимают память. При выпол­нении команд передачи управления оче­редь сбрасывается и после завершения перехода в место передачи управления начинает заполняться вновь. В макси­мальном режиме МП передает информа­цию о состоянии очереди на выходы QS0 и QSI.

    1. БИС ОЗУ К565РУ6

Микросхемы серии К565 представляют со­бой оперативные запоминающие устрой­ства с произвольной выборкой динамиче­ского типа, изготавливаются по n-канальной МОП-технологии с кремниевы­ми затворами и двумя типами транзисто­ров (с индуцированным и встроенным ка­налом) и предназначены для построения накопителей ОЗУ большой емкости.

Внешние сигналы: RAS — сигнал выбора адреса строк, С AS — сигнал выбора адреса столбцов, WE — сигнал записи/считывания, а также сигналы, вы­рабатываемые схемой управления, обес­печивают работу ОЗУ в режимах считыва­ния, записи, постраничного считывания или постраничной записи, считывания-модификации-записи, регенерации по сиг­налу RAS.

Временные диаграммы работы микро­схем в режимах считывания, записи. считывание — модификация — запись, реге­нерации приведены на рисунке 5 г - ж. Это позволяет при работе в страничном режиме получить значительный выигрыш в быстродействии. Внутри страничного режима возможна любая комбинация ре­жимов записи, считывания и считыва­ние — модификация — запись.

Регенерация информации в динамиче­ских ячейках памяти осуществляется за 128 циклов путем обращения к каждой из 128 строк не ранее, чем через каждые 2 мс перебором адресов /1(0 — 6). Регене­рация может быть осуществлена в любом из режимов ОЗУ, однако наиболее про­сто ее выполнить в режиме регенерации по сигналу RAS. когда сигнал CAS нахо­дится в неактивном высоком логическом состоянии (регенерация сигналом RAS). При регенерации в этом режиме имеет место минимальная потребляемая мощ­ность. При эксплуатации микросхем не­обходимо помнить, что после подачи на­пряжения питания БИС ОЗУ переходит в нормальный режим функционирования через 2,0 мс и требует проведения затем 16 рабочих циклов регенерации.

Основные электрические и временные параметры БИС ОЗУ К565РУ5, КР565РУ6 при температуре 25±100С :

Напряжение питания, В 4,5 – 5,5;

Ток потребления, мА

динамический < 45(27);

хранения < 3,2;

Входное напряжение, В

высокого уровня 2,4 – 6,0;

низкого уровня -1,0… +0,8;

Ток утечки на входах А0 – А7, WE, RAS, GAS, мкА < 5;

Ток утечки на информационном входе, мкА < 5;

Выходное напряжение, В

высокого уровня > 2.4;

низкого уровня < 0,4.

Рисунок 5 – Условное графическое изображение микросхемы К565РУ6

Рисунок 6 – Структура микросхемы динамического ОЗУ

    1. БИС ПЗУ К541РЕ1

Масочные ПЗУ серии К541. Микросхе­ма ПЗУ типа 541РЕ1 представляет собой постоянное ЗУ с емкостью 16 384 бит для хранения и считывания информации в объеме 2048 8-разрядных слов.

Входные и выходные уровни напряже­ний совместимы с ТТЛ ИС. Микросхема К541РЕ1 имеет выходы с открытым кол­лектором. Программирование ПЗУ осу­ществляется с помощью фотошаблона технологического слоя «диэлектрик». На­копитель представляет собой набор диэ­лектрических окон с развязывающими элементами. Наличие и отсутствие этих окон определяют хранимую информацию в накопителе.

Условное обозначение и назначение выводов приведены на рисунке 7.

Микросхемы серии имеют напряжение питания 5 В, ТТЛ входные и выходные уровни, выход на три состояния, характеризуются сравнительно высоким уровнем энергопотребления, по сравнению с микросхемами серии К132, причем не обладают свойством снижать уровень потреб­ляемой мощности и режиме хранения.

Рисунок 7 – Условное обозначение БИС ПЗУ К541РЕ1

Основные электрические параметры БИС К541РЕ1 в диапазоне температур от -10 до +70°С при Uсс = (5±0,5) В:

Ток потребления в статическом режиме Icc, мА ≤ 100;

Выходное напряжение низкого уров­ня UOL при IOL= 8 мА, В ≤ 0.45;

Ток утечки на выходе IOH, мкА ≤ 40;

Входное напряжение низкого уров­ня UIL при IIL = 0.4 мА, В ≤ 0,5;

Входное напряжение высокого уров­ня UIH при IIH = 40 мкА, В ≥2,4;

Время выбора адреса tAA, не ≥100;

» выборки разрешения tCS, не > 70;

» восстановления tOFF, не ≤ 70;

» цикла tC, не > 150;

Входная емкость С1, пФ < 3;

Выходная емкость Со, пФ < 6;

Емкость нагрузки CL, пФ < 200.

Рисунок 8 – Функцио­нальные элементы мик­росхем статических ОЗУ на

биполярных транзи­сторах, элемент памяти ТТЛ

Структура микросхем содержит все функциональные узлы типичного варианта ее построении рисунок 8. В качестве элемента памяти использован статический триггер на четырех транзис­торах, два из которых, VT3 и VТ4, являются инжекторами транзисторов VT2 и VT1 соответственно. Двухэмиттерными транзис­торами управляют сигналы адресной шины Xi и разрядных шин РШо, РШ1. При Хi=0 триггер находится в режиме хранения, так как при этом фиксируется состояние плеч триггера. При Xi = 1 оба эмиттерных перехода, подключенных к адресной шине, закрываются, и состояние триггера зависит от потенциалов раз­рядных шин: при низком потенциале шин в режиме считывания в одну из них потечет ток, а именно в ту, со стороны которой транзистор открыт; в другой тока не будет.

При записи но шинам в форме парафазного сигнала РШ1=D, РШо=D к плечам триггера подводится информации. Асимметрия и потенциалах шин вызовет переключение триггер в состояние, определяемое потенциалами шин: например, при РШ1=O, РШо=1 (запись 0) откроется VT2, через него в шипу потечет ток инжектора VT4, а транзистор' VT1 закроется. При записи .1 состояния транзисторов изменятся па обратные.

Выходные и входные цепи выполнены па элементах ТТЛ, поскольку низкопороговые функциональные узлы ИИЛ имеют низкую помехоустойчивость и, кроме того, не согласованы по уровням напряжения с элементами других типов логики.

Тут вы можете оставить комментарий к выбранному абзацу или сообщить об ошибке.

Оставленные комментарии видны всем.