2.4. Архітектура мікропроцесорів

Поняття архітектури мікропроцесора визначає його складові частини, зв’язки та взаємодію між ними. Архітектура містить: 1) структурну схему МП; 2) програмну модель МП (описання функцій регістрів); 3) інформацію про організацію пам'яті (ємність пам’яті та способи її адресації); 4) опис організації процедур введення-виведення.

Фоннейманівську архітектуру (рис. 2.7,а) запропонував у 1945 р. американський математик Джон фон Нейман. Особливістю цієї архітектури є те, що програма і дані знаходяться у спільній пам’яті, доступ до якої здійснюється по одній шині даних і команд.

Рис. 2.7 Основні типи архітектури: а – фоннейманівська; б – гарвардська

Гарвардську архітектуру (рис.2.7,б) вперше було реалізовано у 1944 році в релейній обчислювальній машині Гарвардського університету (США). Особливістю цієї архітектури є те, що пам’ять даних і пам’ять програм розділені і мають окремі шину даних і шину команд, що дозволяє підвищити швидкодію МПС.

Структурні схеми МП обох архітектур містять: процесор, пам’ять, ІВВ і ПВВ. Пам’ять і ІВВ для різних типів МП можуть бути як внутрішніми (тобто розміщуватися на тому ж кристалі, що і процесор, так і зовнішніми. Процесор містить регістри, арифметично-логічний пристрій (АЛП)та пристрій керування і виконує функції обробки даних та керування процесами обміну інформацією. Пам’ять забезпечує зберігання кодів команд програми і даних. Інтерфейси призначені для зв’язку з ПВВ. Усі елементи структурної схеми з’єднані за допомогою шин.

Розглянемо більш докладно МП з фоннейманівською архітек­турою на прикладі узагальненого 8-розрядного однокристального МП,  структурну схему якого показано на рис. 2.8.  Схема має єдину внутрішню 8-розрядну шину, по якій передаються дані, коди команд та адреси.

Структурна схема містить: пристрій керування ПК, дешифратор команд (ДШК), регістр команд (РК), арифметично-логічний пристрій (АЛП), акумулятор (А), часовий акумулятор (ЧА), часовий регістр (ЧР), регістр прапорців F, блок 8-розрядних регістрів загального призначення (РЗП), мультиплексор, вказівник стека (Stack-Pointer SP), вказівник команд (Instruction-Pointer IP), буферний регістр адреси (БА), буферний регістр даних (БД), схему інкременту/декременту (СІД).

Пристрій керування відповідно до дешифрованих кодів команд та зовнішніх сигналів генерує керуючі сигнали для всіх блоків структурної схеми.

Дешифратор команд формує сигнали для пристрою керування згідно з дешифрованим кодом команди. У 8-розрядному регістрі команд зберігається машинний код команди (один байт).

Рис. 2.8 Структурна схема 8-розрядного мікропроцесора

Арифметично-логічний пристрій – це комбінаційна схема на основі суматора і логічних елементів, яка сигналами з виходів пристрою керування налагод­жується на ту чи іншу арифметичну або логічну операцію, наприклад, додавання, віднімання, І, АБО, ВИКЛЮЧАЛЬНЕ АБО, НІ, зсув.

Акумуляторє 8-розрядним регістром, в якому зберігається один з операндів у двооперанднихкомандах, а також результат операції. Наприклад, у команді додавання

ADD B; A+B®A

вказано лише один операнд – 8-розрядний регістр B, який є одним з регістрів загального призначення. Другим операндом є акумулятор. Результат додавання вмісту акумулятора та регістра B переноситься в акумулятор, що символічно записується в коментарі до команди.

Часовий акумулятор та часовий регістр являють собою 8-розрядні буферні регістри, які дозволять відокремити входи АЛП від його виходу, тобто виключити „гонку” сигналів.

Регістр прапорців F (Flags – прапорці), або регістр ознак являє собою декілька тригерів (п’ять або шість), які встановлюються в одиничний (або скидаються в нульовий) стан залежно від результату операції в АЛП.

Регістри загального призначення – блок 8-розрядних регістрів, в яких зберігаються дані та проміжні результати. У деяких МП РЗП позначаються літерами латинського алфавіту: B, C, D, H, L, в інших – R0, R1, R2,… . 

Блок РЗП можна розглядати як швидкодіючий ОЗП, що має найбільшу швидкодію серед ОЗП різноманітних типів, оскільки він розміщений безпосередньо на кристалі ВІС МП. Деякі  типи  8-розрядних  процесорів,  крім  8-розрядних  РЗП, містять 16-розрядні індексні регістри для організації непрямої адресації, інші  припускають звернення до пари 8-розрядних регістрів як до одного 16-роз­рядного.

Мультиплексор – пристрій, що з’єднує один з регістрів РЗП із внутрішньою шиною МП.

Вказівник стека SP – 16-розрядний регістр, у якому зберігається адреса останньої зайнятої комірки стека.

Вказівник команд IP – 16-розрядний регістр, у якому зберігається адреса команди, що виконується. Після вибірки кожного байта команди з пам’яті програм вміст IP збільшується на одиницю. У літературі цей регістр інколи називають РС (Program Counter - програмний лічильник).

Буферний регістр адреси та буферний регістр даних – регістри з трьома станами виходу, призначені для формування сигналів на лініях шин адреси і даних відповідно.

Схема  інкременту/декременту – пристрій, що дає змогу без участі АЛП збільшити або зменшити на одиницю вміст одного з регістрів РЗП, IP або SP.

Конструктивно ВІС 8-розрядного процесора виконано в корпусі з 40 ви­водами, з яких 16 припадає на шину адреси, 8 – на шину даних, 2 (4) – на ввімкнення живлення, а інші – на лінії шини керування. Основні лінії шини керування показано на рис. 2.8:

·          CLK – вхід імпульсів синхронізації;

·          RESET – вхід сигналу початкового встановлення (скидання);

·          READY – вхід сигналу готовності зовнішнього пристрою або пам’яті до обміну; використовується для організації обміну з менш швидкодіючими (порівняно з МП) пристроями;

·          WAIT – вихід сигналу підтвердження очікування; активний рівень сигналу свідчить про те, що процесор перейшов у режим очікування і виконує холості такти;

·          HOLD – вхід сигналу запиту прямого доступу до пам’яті  або запит захоплення шин; використовується для організації обміну з пристроями, швидкодія яких вища від швидкодії процесора;

·          HLDA (HoLD Acknowledge) – вихід сигналу підтвердження прямого доступу до пам’яті; активний рівень цього сигналу свідчить про те, що процесор перевів свої шини адреси, даних та керування у високоімпедансний стан;

·          INT (INTerrupt) – вхід сигналу запиту переривання;

·          INTЕ (INTerrupt Enable) – вихід сигналу дозволу переривання;

·          DBIN (Data Bus IN) – вихід сигналу читання; високий рівень (Н-рі­вень) цього сигналу свідчить про те, що двонапрямлена шина даних знаходиться у режимі прийому інформації;

·          (WRite) – вихід сигналу запису; низький рівень цього сигналу свідчить про те, що двонапрямлена шина даних знаходиться у режимі видачі інформації;

·          SYNC (SYNChronization) – вихід сигналу синхронізації; високий рівень цього сигналу свідчить про те, що по шині даних передається байт стану, який використовується для формування деяких керуючих сигналів.

Схеми конкретних МП відрізняються кількістю та позначенням регіст­рів, а також деякими керуючими сигналами. Наприклад, у МП і8085 замість сигналу DBIN – сигнал читання (ReaD). Нульовий рівень цього сигналу свідчить про те, що двонапрямлена шина даних знаходиться у режимі прийому інформації. У МП і8085 є додатковий сигнал(Memory/Input-Output) – ознака звернення до пам’яті (логічна одиниця) або до пристрою введення-виведення (логічний нуль), але немає сигналу SYNC.

Схема (див. рис.2.8) працює наступним чином. При ввімкненні живлення або при формуванні сигналу початкового встановлення RESET вміст вказівника команд IP набуває нульового значення, і починається машинний циклвибірки команди з пам’яті. Вміст комірки пам’яті за нульовою адресою через буферний регістр даних та внутрішню шину МП надходить у регістр команд, після цього у дешифратор команд. Відповідно до дешифрованих кодів команд і зовнішніх сигналів синхронізації та керування пристрій керування формує керуючі імпульси для кожної мікрооперації команди.

Програмною моделлю МП називається сукупність програмно-доступних регістрів, тобто тих регістрів, вміст яких можна зчитати або змінити за допомогою команд. Програмну модель МП складають акумулятор, РЗП, регістр прапорців, вказівник стека та вказівник команд.

Організація пам’яті. Максимально можлива ємність пам’яті мікропроцесорної системи визначається кількістю розрядів шини адреси. Більшість 8-розрядних процесорів (i8080, i8085, Z80, Motorola 6800) мають 16-роз­рядну шину адреси, тобто дозволяють адресувати 216 = 64 Кбайт пам’яті.

Організація введення-виведення. 8-розрядні МП мають можливість передати або прийняти дані із зовнішніх ПВВ, які з’єднуються із системною шиною МП системи за допомогою портів введення-виведення, які являють собою 8-розрядні регістри із схемами вибірки та керуванням читанням/записом. Кількість таких пристроїв визначається можливим діапазоном 8-розрядних адрес портів, тобто 2⁸ = 256 портів введення і 256 портів виведення. Як порти введення можуть бути використані буферні регістри, наприклад: КР580ИР82, КР589ИР12 або інтерфейс введення-виведення паралельної інформації  КР580ВВ55.

Введення або виведення даних може здійснюватися двома способами: 1) з використанням окремого адресного простору ПВВ; 2) з використанням спільного з пам’яттю адресного простору, тобто з відображенням на пам’ять.

Перший спосіб дозволяє виконувати введення і виведення даних за командами введення IN та виведення OUT. Використання другого способу передбачає розташування адрес портів у спільному з пам’яттю адресному просторі. При цьому операції звернення до портів не відрізняються від операцій звернення до пам’яті.