МУ к КП

Задание.

Общая часть задания. Разработать устройство, выполняющее заданную обработку данных.

В памяти, начиная с адреса 00, записан массив из 16 однобайтовых чисел со знаком, представленных в дополнительном коде. Подсчитать количество чисел, удовлетворяющих условию х1, результат записать в память по адресу 1016. Числа, удовлетворяющие условию х2, модифицировать и записать в память по исходному адресу.

Разделы проекта.

1.Алгоритм решения задачи. Структура устройства.

2.Архитектура и функциональная схема операционного устройства.

3.Граф управляющего автомата.

4.Синтез управляющего автомата с жесткой логикой. Разработка схемы

5.Моделирование и тестирование управляющего автомата.

6.Разработка схемы, моделирование и тестирование устройства.

7.Разработка второго варианта устройства с описанием элементов на языке Verilog

Индивидуальные задания. В соответствии с номером бригады определяются варианты для условий х1, х2, и для операции модификации числа

Группа *40,

2

1. Структура цифрового устройства обработки данных

микрокомандами. Интервал времени, отводимый на выполнение микрокоманды, равный периоду частоты C, называется тактом.

Рис.2. Принцип однофазной синхронизации

При однофазной синхронизации (Рис. 2) триггеры выполняют задержку обрабатываемых данных на один такт, а все комбинационные схемы КС за это время должны выполнить необходимую обработку. Длительность такта выбирается по самой продолжительной микрокоманде.

2. Архитектура операционного устройства

данных необходимо оперативное запоминающее устройство ОЗУ, с разрядностью – 8 бит, емкостью – не менее 17 ячеек. Емкость может быть увеличена с учетом потребностей других устройств, работающих в системе совместно с разрабатываемым устройством.

Счетчик адреса. Для хранения адреса ячеек памяти необходим счетчик адреса разрядности К, соответствующей равенству 2К=N, где N – емкость памяти. При N=256 получим К=8.

3

4. Функциональная схема операционного устройства

Функциональная схема (рис.5.) отображает набор функциональных устройств, связи и управляющие сигналы. Набор функциональных узлов ОУ производится в соответствии с заданием и архитектурой.

Память имеет два режима работы: чтение и запись. Выбор режима выполняет управляющий сигнал WE (Write Enable), равный «0» для режима чтения и «1» – для записи. ОЗУ имеет 8-разрядные шины данных - данных записиDI (Data Input) и данных чтенияDO (Data Output). Шина адреса A имеет 9 разрядов, что обеспечивает адресное пространство ОЗУ, равное 512 байт.

Счетчик адреса 8-разрядный, должен обеспечивать режимы начального сброса сигналом Y0 и инкремента адреса (+1) сигналом Y5. Код адреса подается также на комбинацион-

ную схему формирования признака конца массива Х3. В общем случае необходим режим параллельной загрузки в счетчик фиксированного адреса, по которому следует записать код из счетчика чисел. В задании на проектирование предусмотрен упрощенный вариант, когда запись кода производится в ячейку, адрес которой на 1 больше последнего адреса массива.

Регистр данных– 8-разрядный, он входит в состав блока памяти. Запись данных в регистр - асинхронная, происходит после подачи адреса. Очистка регистра не требуется, она произойдет в результате записи.

Счетчик чисел. Разрядность – 8, хотя максимальное количество чисел 16. Выбор разрядности счетчика обусловлен байтовой организацией памяти. На счетчик чисел поданы сигналы, обеспечивающие режимы сброса Y0 и инкремента Y3.

Мультиплексор – комбинационная схема, управляемая сигналом Y4. При Y4=0 (по умолчанию) в качестве данных записи подключается выход АЛУ, а при Y4=1 – код счетчика чисел N.

АЛУ – комбинационная схема, выполняющая модификацию данных, поступающих по шине DO и выдачу результата на шину D. В блоке АЛУ также содержится формирователь признаков числа Х1 и Х2, входами которого являются биты шины DO.

Преобразование данных в АЛУ выполняется постоянно и безусловно. На шине D всегда присутствуют данные, полученные путем модификации сигналов с шины DO. Модифицированные данные при Х2=1 записываются в память, а при Х2=0 - не используются.

5. Синтез управляющего автомата

Цифровой автомат – это устройство, которое содержит элементы памяти и имеет некоторое конечное число внутренних состояний Q (Рис.6). Под воздействием тактовых импульсов C и входных сигналов X цифровой автомат переходит из одного состояния в другое и выдает выходные сигналы Y.

5

Существует два основных типа управляющих автоматов. В управляющем автомате с жесткой, или схемной логикой состояния фиксируются с помощью элементов памяти, а

Рис.6. Функциональная схема УА

управляющие сигналы формирует набор комбинационных схем. Автоматы данного типа обеспечивает наиболее высокое быстродействие. Второй тип автомата – с программируемой логикой является более универсальным, так как наборы управляющих сигналов для каждой микрокоманды хранятся в памяти микрокоманд и могут быть модифицированы. В зависимости от способа описания поведения автомата различают автоматы Мили и Мура. Автомат Мура имеет, как правило, большее количество состояний, чем эквивалентный автомат Мили,

По графу составим описание микропрограммы в форме таблицы 1, где: Q(t) – исходное состояние автомата; Q(t+1) – следующее состояние автомата; X– условия перехода; D2 D1 D0 – двоичный код, подаваемый на входы

6

триггеров, равный коду состояния Q(t+1), в которое должен перейти автомат в следующем такте. Таблица 1 упорядочена по значениям Q(t+1).

Составим логические уравнения, описывающие формирование сигналов переходов триггеров D.

Каждому состоянию QJ, отображенному 3-разрядным двоичным кодом, однозначно соответствует сигнал YJ, представленный в виде 8-разрядного единичного кода «1 из N». При формировании функций переходов, подаваемых на входы D, целесообразно использовать сигналы Y. Анализируя столбцы таблицы для d0, d1, d2, составим функции переходов триггеров.

D0 Y0 Y6 X3 Y2 X1 Y2 X1 X2 Y3 X2 Y4 Y6 X3

D1 Y1 Y2 X1 Y5 Y6 X3

D2 Y2 X1 X2 Y3 X2 Y2 X1 X2 Y3 X2 Y4 Y5 Y6 X3

Выражения для D0 и D2 можно упростить, используя тождество A (B B) A. Уравнения для функций переходов триггеров, использованные при составлении схе-

мы, примут вид:

D0 Y2 X1 X2 Y0 Y4 Y6 Y2 X1 Y3 X2;

D1 Y2 X1 Y1 Y5 Y6 X3;

D2 Y2 X1 Y3 Y4 Y5 Y6 X3;

Рис. 8. Схема управляющего автомата

Кроме сигналов Y управляющий автомат должен выдать сигнал управления записью в память WE. В соответствии с алгоритмом этот сигнал соответствует дизъюнкции:

WE Y4 Y7

6. Тестирование управляющего автомата.

Для проверки правильности функционирования управляющего автомата по графу составим таблицу изменений состояний графа при всех возможных комбинациях управляющих

7

сигналов и проверяют чередование этих состояний по временным диаграммам (Рис. 9). Подчеркнуты состояния, повторяющиеся циклически. Последовательность состояний, формируемая при х1=1, х2=1 и х3=0 (строка выделена) соответствует основному циклу алгоритма, и будет использоваться при отладке операционного устройства

При моделировании схемы в программе имитатора значения сигналов Q и Y, объединенных в шины, удобно выводить в виде 16-ричных чисел. Представление этих сигналов будет различаться, так как сигналы Q представлены двоичными кодами, а сигналы Y – унарными (1 из «N»). Соответствие кодов приведено в таблице 2.

Необходимо также проверить правильность выработки сигнала WE.

На рис. 8 приведена схема управляющего автомата, полученного по логическим уравнениям без использования минимизации и результаты ее моделирования при х1=х2=х3=1.

Схему можно упростить, если использовать минимизацию, а также выполнить ряд условий при проектировании.

Рис. 9. Результаты моделирования управляющего автомата

1 При нумерации состояний графа вершинам, в которые входит несколько дуг, следует присваивать номера, двоичные коды которых содержат наименьшее количество единиц.

2 Логические уравнения следует минимизировать по картам Карно.

3. Логические элементы, формирующие повторяющиеся конъюнкции могут быть частично исключены.

7. Разработка схемы и моделирование устройства

Процесс разработки и моделирования сложных схем разбивают на отдельные этапы, наращивая сложность устройства. Для разрабатываемого устройства выполним 3 этапа.

1 этап – работа управляющего автомата совместно с памятью.

На первом этапе необходимо создать схему с именем, например «Device1», которая содержит управляющий автомат, счетчик адреса и блок памяти.

Управляющий автомат будет запускать устройства схемы посредством управляющих сигналов. Формирование признаков х1, х2, х3, которое пока не выполнено, не проверено, и может сопровождаться ошибками, необходимо временно исключить, подключая х1 и х2 к

8

метке V (что соответствует логической 1), а х3 к метке G (логический 0). Такое сочетание признаков соответствует основному циклу алгоритма (подчеркнут в таблице 3).

На схеме также следует поместить счетчик адреса и блок памяти.

Доступные типы счетчиков описаны в Help/Max+plus II Table of Contents/Graphic & Symbol Editors/macrofunctions/Counters. Для проекта выбираем 8-разрядный счетчик из биб-

лиотеки макрофункций (mf).

Для проектирования устройства, содержащего память необходимо выбрать ПЛИС, в которой необходимые модули физически существуют. Можно выбрать, например, из меню семейство: Assign/Device/Device Famili/FLEX10K.

Модули памяти размещены в библиотеке \mega_LPM (библиотека параметризируемых модулей мега-функций). При вводе символа параметризируемого модуля отображается диалоговое окно настройки модуля (Edit Ports/Parameters). Описание модуля можно получить, активизируя кнопку Help окна настройки.

Рис. 10. Первый этап моделирования устройства

В зависимости от того, включена или нет опция Show Parameters меню Options, символ параметризируемого модуля будет отображаться либо с окном введенных параметров (рис. 10), либо без него. Если символ отображается с окном параметров, то для редактирования параметров следует: поместить курсор в окно параметров; двойным щелчком по левой кнопке манипулятора активизировать диалоговое окно настройки модуля; осуществить редактирование и подтвердить внесенные изменения (кнопка ОК).

Если символ отображается без окна параметров, то для редактирования параметров следует: поместить курсор на тело модуля; щелчком правой кнопки манипулятора вызвать контекстно-зависимое меню; выбрать команду Parameters, активизирующую диалоговое окно настройки модуля; осуществить редактирование и подтвердить внесенные изменения (кнопка ОК).

9

В устройстве использован блок памяти LPM_RAM_DQ с организацией 256 х 8. Он имеет 8-разрядную шину адреса (address), 8-

разрядные шины входных данных (data) и выходных данных

(q). Блок имеет также сигнал разрешения записи we (Write Enable) и входной сигнал тактовой частоты inclock, который используется для синхронизации параметров, отмеченных

Рис. 11. Схема АЛУ как «Registered».

После ввода схемы, компиляции, создания файла вре-

Рис. 12 Второй этап моделирования устройства

менных диаграмм и вызова симулятора, следует, не нажимая вызвать из меню Initialize/Memory Initialize. В открывшемся окне следует ввести тестовый массив данных и записать его в файл кнопкой Export File. Будет создан текстовый файл с расширением .mif, его

10