2.5. Режим сброса.

Все внешние платы оказываются в режиме сброса при разрешенном сигнале RESET DRV; иначе этот режим невозможен. Все выходы с тремя состояниями на плате должны быть в третьем состоянии и все выходы с открытым коллектором должны быть в состоянии логической единицы на время не менее 500 нс после разрешения сигнала RESET DRV. Все внешние платы должны завершить свою инициализацию за время не более 1 мс после разрешения сигнала RESET DRV и быть готовыми к выполнению циклов доступа на шине. Любые операции на шине возможны только после запрещения сигнала RESET DRV.

2.6. Контроллер регенерации памяти.

Контроллер регенерации памяти выполняет циклы чтения памяти по специальным адресам на материнской плате и внешних платах для регенерации информации в микросхемах динамической памяти. Каждые 15 мкс контроллер пытается овладеть шиной для запуска цикла регенерации. Если в этот момент задатчиком на шине является центральный процессор, то он освобождает шину для контроллера регенерации. Если в этот момент шина захвачена внешней платой, то контроллер регенерации выполнит цикл регенерации только при выработке внешней платой сигнала -REFRESH. Если в этот момент задатчиком на шине являлся контроллер ПДП, то до освобождения им шины цикл регенерации не может быть выполнен.

Когда выполняется цикл регенерации, контроллер регенерации вырабатывает сигналы адреса SA<7...0> с одним из 256 возможных адресов регенерации. Другие адресные линии неопределены и могут находиться в третьем состоянии. Этот цикл может выполняться с задержкой по сигналу I/O CH RDY с разрешенными сигналами -SMEMR и -MEMR.

ВНИМАНИЕ! Циклы регенерации должны выполняться каждые 15 мкс для перебора всех 256 адресов за 4 мс. Если это условие не выполняется, данные, хранящиеся в динамической памяти, могут быть утеряны.

В таблице 2.4 показано какие сигналы и каким устройством вырабатываются в режиме захвата шины контроллером регенерации, а также какое устройство для данного сигнала является приёмником сигнала (П), а какое источником сигнала (И).

В таблице 2.5 показано для режима захвата шиной внешней платой, которая при этом разрешила сигнал –REFRESH, какие сигналы и какими устройствами вырабатываются, а также какое устройство для данного сигнала является приёмником сигнала (П), а какое источником сигнала (И).

Табл. 2.4 Задатчик на шине – контроллер регенерации.

Сигнал	ЦП	ВП	ПДП	КРП	ОЗУ	УВВ	Тип источника
AEN	-	Х	Х	-	-	Х	ТТЛ
BALE	(6)	П	-	-	П	П	ТТЛ
-DACK	-	П	И	-	-	П	ТТЛ
DRQ (1)	-	И	П	-	-	И	ТТЛ
-I/O CH CK	П	И	-	-	И	И	ОК
I/O CH RDY	-	И	-	П	И	И	ОК
-I/O CS16	Х	Х	Х	Х	Х	Х	ОК
-I/OR	-	-	-	-	-	-	ТРИ
-I/OW	-	-	-	-	-	-	ТРИ
IRQ (2)	П	И	-	-	-	И	ТТЛ
LA	-	-	-	-	-	-	ТРИ
-MASTER	-	-	-	-	-	-	ОК
-MEM CS16	Х	Х	Х	Х	Х	Х	ОК
-MEMR	-	П	-	И	П	-	ТРИ
-MEMW	-	-	-	-	-	-	ТРИ
OSC	И	П	-	-	-	-	ТТЛ
-REFRESH	-	П	-	И	П	-	ОК
RESET DRV (3)	И	П	-	-	-	П	ТТЛ
SA <7…0>	-	П	-	И	П	П	ТРИ
SA <15…8>	-	-	-	-	-	-	ТРИ
-SBHE (4)	-	-	-	-	-	-	ТРИ
SD	-	-	-	-	-	-	ТРИ
-SMEMR	(5)	П	-	-	П	-	ТРИ
-SMEMW	-	-	-	-	-	-	ТРИ
SYSCLK	И	П	П	-	П	-	ТРИ
T/C	-	-	-	-	-	-	ТТЛ
-0 WS	-	-	-	-	-	-	ОК

ЦП – центральный процессор; ВП – внешние платы;

ПДП – контроллер ПДП; КРП – контроллер регенерации памяти;

ОЗУ – ОЗУ на материнской плате; УВВ – устройства ввода/вывода на материнской плате; ТТЛ – выход микросхемы транзисторно-транзисторной логики; ОК – открытый коллекторный выход;

ТРИ - выход микросхемы с тремя допустимыми состояниями на выходе.

“ – “ - сигнал для данного устройства либо запрещён, либо безразличен.

“Х” - сигнал вырабатывается этим устройством, но будет игнорироваться другим устройством.

– DRQ может быть выдан на шину, но не будет восприниматься как активный, до тех пор, пока контроллнр ПДП является задатчиком на шине.

– эти сигналы принимаются ЦП через контроллер прерываний, но анализируется им только тогда, когда ЦП становится задатчиком на шине.

– этот сигнал может быть выработан в любое произвольное время и он всегда будет действующим.

– этот сигнал всегда воспринимается и анализируется перестановщиком байтов данных.

– вырабатывается устройствами на материнской плате в том случае, если требуется обращение к памяти в пределах 1-го мегабайта адресного пространства.

– вырабатывается как разрешенный материнской платой для всего цикла.

Табл. 2.5

Сигнал	ЦП	ВП	ПДП	КРП	ОЗУ	УВВ	Тип источника
AEN	-	Х	Х	-	-	Х	ТТЛ
BALE	(6)	П	-	-	П	П	ТТЛ
-DACK	-	П	И	-	-	П	ТТЛ
DRQ (1)	-	И	П	-	-	И	ТТЛ
-I/O CH CK	П	И	-	-	И	И	ОК
I/O CH RDY	-	И	-	П	И	И	ОК
-I/O CS16	Х	Х	Х	Х	Х	Х	ОК
-I/OR	-	-	-	-	-	-	ТРИ
-I/OW	-	-	-	-	-	-	ТРИ
IRQ (2)	П	И	-	-	-	И	ТТЛ
LA	-	-	-	-	-	-	ТРИ
-MASTER	-	И	П	-	-	-	ОК
-MEM CS16	Х	Х	Х	Х	Х	Х	ОК
-MEMR	-	П	-	И	П	-	ТРИ
-MEMW	-	-	-	-	-	-	ТРИ
OSC	И	П	-	-	-	-	ТТЛ
-REFRESH	-	(7)	-	П	П	-	ОК
RESET DRV (3)	И	П	П	-	-	П	ТТЛ
SA <7…0>	-	П	-	И	П	П	ТРИ
SA <15…8>	-	-	-	-	-	-	ТРИ
-SBHE (4)	-	-	-	-	-	-	ТРИ
SD	-	-	-	-	-	-	ТРИ
-SMEMR	(5)	П	-	-	П	-	ТРИ
-SMEMW	-	-	-	-	-	-	ТРИ
SYSCLK	И	П	П	-	П	-	ТРИ
T/C	-	-	-	-	-	-	ТТЛ
-0 WS	-	-	-	-	-	-	ОК