В частности, можно, используя алгебраические преобразования исходного выражения, провести все возможные операции ПОГЛОЩЕНИЯ и СКЛЕИВАНИЯ в
соответствии с законами АЛГЕБРЫ ЛОГИКИ
Для функций, содержащих не более четырех переменных, удобно проводить минимизацию, пользуясь диаграммами
ВЕЙЧА (картами КАРНО). Диаграмма ВЕЙЧА представляет собой прямоугольную (или квадратную) таблицу, в которой
количество клеток равно количеству комбинаций входных переменных, причем соседние клетки (снизу и сверху, слева и справа) нумеруются так, чтобы изменение претерпевала только одна входная переменная.
Это же правило должно выполняться и для крайних клеток, потому что диаграмма Вейча (карта Карно) представляет из себя замкнутую поверхность, а на плоскости мы рисуем развертку этой поверхности. На рис. приведены диаграммы Вейча (карты Карно) для мажоритарного элемента с тремя
входными переменными.
A,B |
|
|
|
|
|
A |
|
A |
||
C |
00 |
01 |
11 |
10 |
C |
0 |
0 |
1 |
0 |
|
0 |
0 |
0 |
1 |
0 |
||||||
C |
0 |
1 |
1 |
1 |
||||||
1 |
0 |
1 |
1 |
1 |
||||||
|
|
|
|
|||||||
|
|
|
|
|
||||||
|
|
|
|
|
|
В |
В |
|
В |
|
Операция склеивания : ab V ab = a (b V b) = a
Операциям склеивания соответствуют на карте Карно объединения соседних единиц в прямоугольники (или квадраты) с числом клеток, кратных 2k (2, 4, 8, 16...). Конечной целью минимизации является: ОБЪЕДИНЕНИЕ ВСЕХ ЕДИНИЦ В
ПРЯМОУГОЛЬНИКИ С МАКСИМАЛЬ-НЫМИ РАЗМЕРАМИ.
При этом необходимо учитывать, что в карте Карно левые и правые боковые грани соединены (т.е. диаграмма свернута в цилиндр) и возможно склеивание крайних правых клеток с крайними левыми.
Минимизированная функция для мажоритарного элемента
имеет вид: |
Y3 A B B C A C |
|
Принципиальная схема, реализующая эту функцию, приведена на рис.
A B C |
|
|
|
|
|
|
Эта же функция может |
|||||||
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
быть реализована и в |
базисе |
||
|
|
|
|
& |
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
& |
|
|
|||||
|
|
|
|
|
|
|
|
|
"И-НЕ". Выходной элемент |
|||||
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
Y3 |
Шеффера выполняет |
логи- |
|||
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
ческую операцию "ИЛИ" над |
|||||
|
|
|
|
& |
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
инверсными |
сигналами |
(в |
||
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
соответствии |
с правилом |
де |
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
Моргана). |
|
|
|
|
|
|
|
& |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
СУММАТОРЫ
A SM S
B
C P
A |
B |
C |
P |
S |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
СУММАТОР – это ЛКС, формирующая сигналы суммы (S) и переноса (Р) при сложении двух двоичных чисел (А, В) и сигнала переноса соседнего младшего разряда (С) по правилам двоичной арифметики.
A,B |
01 |
11 |
10 |
|
||
C |
00 |
|
||||
0 |
0 |
1 |
0 |
|
||
0 |
Р |
|||||
1 |
0 |
1 |
1 |
1 |
||
|
||||||
A,B |
00 |
01 |
11 |
10 |
|
|
||
C |
|
|
|
|
||||
0 |
|
|
0 |
1 |
0 |
1 |
|
S |
1 |
|
|
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
Одноразрядный сумматор на элементах "И-ИЛИ-НЕ"
A |
B |
C |
A |
B |
C |
&1
&
&
&
&1
&
&
|
|
|
|
|
|
|
Логический элемент |
|
|
|
|
|
|
|
|
"И-ИЛИ-НЕ" |
|
|
|
|
S |
|
||||
|
|
|
имеется в |
наборе |
||||
|
|
|
S |
|||||
|
|
|
любой серии ТТЛ и |
|||||
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
ТТЛШ. |
КМОП |
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
Для |
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
элементов |
эти |
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
схемы сумматоров |
|
|
|
|
P |
|||||
|
|
|
легко реализуются в |
|||||
|
|
|
|
|
|
|
||
|
|
|
P |
|
базисе "И-НЕ". |
|||
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
На основе одноразрядного сумматора реализуются схемы многоразрядных сумматоров. На рис. приведена схема четырехразрядного сумматора (аналогично можно реализовать сумматор на 8 или 16 разрядов). На входы А0..А3 подается первое слагаемое (младший разряд – А0), на входы В0..В3 - второе. Вход переноса (С) младшего разряда подключен к нулевому логическому уровню (к общей шине). Четыре разряда суммы формируются на выходах S0..S3, пятый разряд суммы - на выходе Р3.
B0 A0 |
B1 A1 |
B2 A2 |
B3 A3 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
A |
SM |
S |
|
|
|
|
|
A |
SM |
S |
|
|
|
|
|
A |
SM |
S |
|
|
|
|
|
A |
SM |
S |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||
|
|
|
|
|
B |
|
P |
|
|
|
|
|
B |
|
P |
|
|
|
|
|
B |
|
P |
|
|
|
|
|
B |
|
P |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
C |
|
|
|
|
|
|
C |
|
|
|
|
|
|
C |
|
|
|
|
|
|
C |
|
|
|
|
|
||||
“0” |
|
|
|
|
|
P0 |
|
|
P1 |
|
|
P2 |
|
|
|
|
|||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
S0 |
|
|
|
|
|
|
S1 |
|
|
|
|
|
|
S2 |
|
|
|
|
|
|
S3 |
P3 |
|||||
В формировании сигналов S3, P3 участвуют все входные переменные А0..А3, В0..В3. Но ко входам последней логической схемы эти сигналы проходят через разное количество логических элементов, что вызывает появление на выходах ложных коротких импульсов, образованных эффектом гонок (состязаний).
СОСТЯЗАНИЯ (ГОНКИ) В ЛОГИЧЕСКИХ СХЕМАХ
Реализация ЛКС всегда исходит из Булевой функции или таблицы состояний. На самом деле такое описание схемы является идеализацией, не учитывающей задержки распространения сигналов в реальных логических элементах. Наличие задержек приводит к тому, что в некоторые моменты времени не подтверждаются основные аксиомы алгебры
логики:
A A 1
Наличие задержки распространения сигнала в инверторе |
|||||||
приводит к появлению ложных сигналов на выходах F1 и F2 с |
|||||||
длительностью tз, определяемой величиной задержки в |
|||||||
инверторе. |
|
|
|
|
|
|
|
A |
|
|
F1 |
A |
|
|
F2 |
|
|
|
& |
|
|
|
1 |
|
|
A |
|
|
|
A |
|
|
|
|
|
|
|
|
|
A |
|
|
|
A |
|
|
|
A |
tз |
|
t |
A |
tз |
|
t |
|
|
|
|
|
|
||
|
|
tз |
t |
F2 |
|
tз |
t |
F1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
t1 |
t2 |
t3 |
t |
t1 |
t2 |
t3 |
t |
Ситуации, при которых появляются ложные сигналы малой длительности, называются СОСТЯЗАНИЯМИ или ГОНКАМИ. Появление гонок связано с прохождением нескольких логических сигналов к входу одной схемы через цепи с разным количеством логических элементов. Даже, если количество элементов в этих цепях будет одинаковым, возникновение гонок возможно за счет различий времени задержки распространения сигналов внутри элементов (технологический разброс времени задержки у одинаковых элементов может достигать 1,5..2 раза).
Существует ДВА радикальных метода борьбы с ГОНКАМИ (состязаниями):
стробирование логических сигналов импульсами, подаваемыми после завершения всех переходных процессов;
запоминание логических сигналов в регистрах после завершения всех переходных процессов.
ПРЕОБРАЗОВАТЕЛИ КОДОВ, ДЕШИФРАТОРЫ
ПРЕОБРАЗОВАТЕЛИ КОДОВ предназначены для перевода чисел из одной формы представления в другую. Например, при вводе информации в ЭВМ необходимо преобразовать десятичные числа в двоичные, а при выводе информации на индикаторы или печатающее устройство -
двоичные или двоично-десятичные коды преобразовываются в коды управления знакогенератором, светодиодными или жидкокристаллическими индикаторами, механизмом печати.
Отправным пунктом для построения ПРЕОБРАЗОВА- ТЕЛЯ КОДОВ является таблица состояний, в которой записываются полный набор входных и соответствующий набор выходных слов. Синтез ЛКС преобразователей кодов осуществляется известными алгоритмами, например, при помощи карт Карно.