71 |
ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ |
|
ИНТЕГРАЛЬНЫЕ CХЕМЫ |
|
|
|
|
6.ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ (ПЛИС)
Программируемая логическая интегральная схема (ПЛИС, Programmable Logic Device, PLD) — электронный компонент,
используемый для создания цифровых интегральных схем. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования (проектирования).
История развития ПЛИС начинается с программируемых постоянных запоминающих устройств (PROM – Programmable Read Only Memory). Первое время PROM использовались исключительно для хранения данных, позже их стали применять для реализации логических функций. Для реализации систем булевых функций с большим числом переменных были разработаны программируемые логические массивы ПЛМ (PLA – Programmable Logic Array) – наиболее традиционный тип ПЛИС, имеющий программируемые матрицы «И» и «ИЛИ». Примерами таких ПЛИС могут служить отечественные схемы K556PT1, PT2, PT21.
Построение PLA основано на том, что любая комбинационная функция может быть представлена в виде логической суммы (операция ИЛИ) логических произведений (операций И). Схема, реализующая комбинационную функцию, представлена на рис. 6.1.
Рис. 6.1. Схема построения PLA
72
Недостаток такой архитектуры - слабое использование ресурсов программируемой матрицы «ИЛИ», поэтому дальнейшее развитие получили микросхемы, построенные по архитектуре программируемой матричной логики (PAL - Programmable Array Logic) - это ПЛИС, имеющие программируемую матрицу «И» и фиксированную матрицу «ИЛИ» (рис. 6.2). К этому классу относятся большинство современных ПЛИС небольшой степени интеграции. В качестве примеров можно привести отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ранние разработки (середина-конец 1980-х годов) ПЛИС фирм INTEL, ALTERA, AMD, LATTICE и др.
Рис. 6.2. Схема построения PAL
Совершенствование ПЛИС привело к появлению программируемой макрологики. Они содержат единственную программируемую матрицу «И- НЕ» или «ИЛИ-НЕ», но за счёт многочисленных инверсных обратных связей способны формировать сложные логические функции. К этому классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы SIGNETICS, имеющие матрицу «И-НЕ», а также схема XL78C800 фирмы EXEL, основанная на матрице «ИЛИ-НЕ».
Вышеперечисленные архитектуры ПЛИС содержат небольшое число ячеек. К настоящему времени они морально устарели и применяются для реализации относительно простых устройств, для которых не существует готовых ИС средней степени интеграции. Для реализации алгоритмов цифровой обработки сигналов они непригодны.
Дальнейшее усовершенствование технологии производства привело к возможности реализации на одном кристалле нескольких PAL, объединенных программируемыми соединениями. Подобные архитектуры получили название сложных (комплексных) программируемых логических
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2
73 |
ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ |
|
ИНТЕГРАЛЬНЫЕ CХЕМЫ |
устройств (CPLD – Complex Programmable Logic Device) – это ПЛИС,
содержащие макроячейки PAL-типа, позволяющие получать логические функции многих переменных с ограниченным числом термов (количество входов ИЛИ), мультиплексоры, триггер (рис. 6.3.) и объединённых коммутационной матрицей.
Рис. 6.3. Схема макроячейки CPLD
Микросхемы этого типа могут быть использованы для создания нестандартных АЛУ, дешифраторов, мультиплексоров и др., т.е. таких устройств, где требуется логические функции многих переменных и небольшое количество триггеров. ПЛИС типа CPLD, как правило, имеют высокую степень интеграции (до 10000 эквивалентных вентилей, до 256 макроячеек).
К этому классу относятся ПЛИС семейства MAX фирмы ALTERA, семейства XC9500 и CoolRunner фирмы XILINX, а также большое число микросхем других производителей (Atmel, Vantis, Lucent и др.).
Другой тип архитектуры ПЛИС – программируемые вентильные матрицы (FPGA – Field Programmable Gate Array Logic), состоящие из конфигурируемых логических блоков (КЛБ) и коммутирующих путей – программируемых матриц соединений (рис. 6.4). Конфигурируемые логические блоки таких ПЛИС состоят из одного или нескольких относительно простых логических элементов, в основе которых лежит таблица перекодировки (LUT – Look-up table), программируемые мультиплексоры, триггер, а также цепи управления. Характерными для FPGA-архитектур являются блоки ввода/вывода (IOB – input/output blocks),
74
позволяющие реализовать двунаправленный ввод/вывод, третье состояние и т. п.
Рис. 6.4. Структура FPGA
Таких простых элементов может быть достаточно много, например, у современных ПЛИС ёмкостью 1 млн. вентилей и более число логических элементов достигает нескольких десятков тысяч. За счёт такого большого числа логических элементов они содержат значительное число триггеров, а также некоторые семейства ПЛИС имеют встроенные реконфигурируемые модули памяти. Это делает ПЛИС данной архитектуры весьма удобным средством реализации алгоритмов цифровой обработки сигналов, основными операциями в которых являются перемножение, умножение на константу, суммирование и задержка сигнала.
К FPGA классу относятся ПЛИС семейства Spartan, Virtex фирмы
XILINX; Fusion, M1 и M7 Fusion и др. фирмы ACTEL, а также семейства Cyclone, Stratix фирмы ALTERA, ПЛИС фирм Atmel и Vantis.
6.1.Особенности программирования ПЛИС
Конфигурационные данные для CPLD хранятся в энергонезависимой памяти внутри ПЛИС, поэтому нет необходимости их
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2
75 |
ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ |
|
ИНТЕГРАЛЬНЫЕ CХЕМЫ |
перепрограммировать при включении. Программа для конфигурации FPGA хранится в распределённой энергозависимой оперативной памяти микросхемы, которая при выключении питания стирается, поэтому файл конфигурации хранится во внешней памяти, и при включении питания файл конфигурации загружается в память ПЛИС. Для хранения файла конфигурации используются, как правило, перепрограммируемое ПЗУ
(EPRM, EEPROM или FLASH).
При работе в подобных системах конфигурация схемы, которая должна быть получена «внутри» ПЛИС или алгоритм ее работы задается либо на текстовом языке описаний: VDHL (Very high speed integrated circuits Hardware Description Language – язык описания аппаратуры высокоскоростных интегральных схем), Verilog, ADHL (Altera Hardware Description Language), напоминающем язык программирования высокого уровня (например Си); либо в графическом редакторе (в виде электрической схемы); либо при помощи блок-схем алгоритмов или графа состояний. Далее, все этапы работы, включая программирование или загрузку ПЛИС, выполняет автоматизированная система проектирования. Такие системы выпускают как все ведущие производители ПЛИС
(www.actel.com) ACTEL, (www.altera.com) ALTERA, (www.xilinx.com) XILINX, так и другие компании.
76
7.ЦИФРО-АНАЛОГОВЫЕ И АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ
7.1Принципы построения цифро-аналоговых преобразователей
Цифро-аналоговый преобразователь (ЦАП) представляет собой устройство для преобразования числовых кодов в эквивалентные им значения напряжения или тока. Схемы ЦАП строятся с использованием как цифровых, так и аналоговых элементов (операционных усилителей, ключей, резистивных матриц и т.п.). Большинство ЦАП, выполненных в виде интегральных схем, представляют собой устройства параллельного типа. Их работа основана на суммировании токов, величины которых пропорциональны весовым коэффициентам разрядов входного кода.
Схема 4-разрядного ЦАП приведена на рис. 7.1.
Рис. 7.1. Принцип построения схемы ЦАП
Она включает в себя резистивную матрицу, источник опорного напряжения U R , операционный усилитель и переключатели S0 − S3 .
Сопротивления резисторов матрицы таковы, что протекающие через резисторы токи соответствуют весовым коэффициентам разрядов числа
D = d3 d2 d1d0 . Положение контактов переключателей зависит от значений di . Если di =0 , то ток, протекающий через резистор матрицы под действием опорного напряжения U R , замыкается на общий провод.
При di =1 ток резистора через Si . течет к схеме суммирования
токов, выполненной на операционном усилителе с параллельной обратной связью по напряжению. Узел суммирования имеет практически нулевой
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2
77 |
ЦИФРО-АНАЛОГОВЫЕ И |
|
|
|
АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ |
|
|
потенциал относительно общего провода, поэтому выходное напряжение можно записать следующим образом:
U0 = − RR0 U R (23 d3 +22 d2 +21 d1 +20 d0 ).
Для увеличения разрядности ЦАП необходимо добавить соответствующее количество резисторов и переключателей.
Изготовление высокоточных резисторов для матриц сопряжено с трудностями, особенно в случае многоразрядных ЦАП (значения сопротивлений резисторов находятся в широком диапазоне - от R до
R 2n−1 , но требования к абсолютной точности установления
сопротивлений одинаковы для всех резисторов). Поэтому часто используют матрицу сопротивлений типа R − 2R (рис. 7.2).
Рис. 7.2. ЦАП с матрицей типа R – 2R
Весовые коэффициенты ступеней задаются последовательным делением опорного напряжения. Коэффициент ослабления каждой ступени матрицы равен двум. Выходное напряжение ЦАП равно:
U0 =−16R0R UR (23 d3 +22 d2 +21 d1 +20 d0 ).
В качестве электронных переключателей в схемах ЦАП часто используют МОП-транзисторы (рис.7.3). Находят применение также токовые ключи на биполярных транзисторах.
78
Рис. 7.3. 4-разрядный ЦАП:
а – фрагмент схемы с МОП-ключами, б – УГО
Примеры ИС:
К572ПА1 - 10-разрядный ЦАП. ИС содержит прецизионную матрицу типа R − 2R , ключи на МОП-транзисторах, входные усилителиинверторы, а также резистор для цепи обратной связи операционного усилителя. Для преобразования суммарного тока в напряжение необходимо подключение операционного усилителя. Требуется также внешний источник опорного напряжения.
К594ПА1 - 12-разрядный ЦАП с токовыми |
ключами на |
биполярных транзисторах. |
|
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2
79 |
ЦИФРО-АНАЛОГОВЫЕ И |
|
|
|
АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ |
|
|
7.2.Принципы построения аналого-цифровых преобразователей
Аналого-цифровой преобразователь (АЦП) представляет собой устройство для преобразования напряжения в соответствующий ему числовой код. Операции, выполняемые в процессе аналого-цифрового преобразования, описаны во введении [1]. Ниже рассматриваются только схемотехнические аспекты построения АЦП.
По способу преобразования можно разделить АЦП на параллельные
ипоследовательные.
Впараллельных АЦП входное напряжение одновременно сравнивается со всеми пороговыми уровнями шкалы квантования (рис. В.1. [1]). В результате сравнения находится ближайший уровень квантования, номер которого с помощью шифратора выражается в двоичном коде. Схема, представляющая собой 3-разрядный параллельный АЦП, показана на рис. 7.4. Источник опорного напряжения и набор резисторов позволяют сформировать напряжения, равные пороговым уровням.
Опорное напряжение в (2n-1) = 7 раз превышает значение шага квантования U S . Если, например, входное напряжение находится в
диапазон от (4 + 12)US до, (5 + 12)US оно должно быть представлено
уровнем квантования, равным 5U S , и, соответственно, двоичным кодом 101. Формирование выходного кода происходит следующим образом. При заданном значении U I на выходах шести компараторов устанавливаются
единичные уровни ( K0 |
= K1 = K2 =... = K5 =1), а на выходах двух - |
нулевые ( K6 = K7 =0 ). |
По фронту тактовых импульсов C , задающих |
интервал дискретизации, выходные сигналы компараторов заносятся в регистр. Для формирования кода номера уровня квантования используется приоритетный шифратор. Выходной код шифратора определяется активизированным входом с наивысшим номером (в рассматриваемом
примере это X 5 ).
80
Рис. 7.4. Параллельный АЦП: а – схема, б - УГО
Пример ИС:
К1107ПВ1 - 6-разрядный параллельный АЦП. ИС изготавливается по биполярной технологии. Максимальная частота дискретизации - 20 МГц.
В последовательных АЦП входное напряжение последовательно уравновешивается набором (суммой) эталонов, значения которых кратны шагу квантования. Разновидностью таких преобразователей является АЦП
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2
81 |
ЦИФРО-АНАЛОГОВЫЕ И |
|
|
|
АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ |
|
|
последовательного счета. Его работа основана на подсчете числа суммирований шага квантования, необходимого для получения значения входного напряжения. Схема АЦП последовательного счета показана на рис. 7.5. Она состоит из n -разрядного реверсивного счетчика, компаратора и n -разрядного цифро-аналогового преобразователя, включенного в цепи обратной связи.
Рис. 7.5. АЦП последовательного счета
С помощью компаратора сравниваются входное напряжение U I и выходное напряжение ЦАП UO . Если UI >UO , то на выходе компаратора единичный уровень и счетчик работает в режиме суммирования тактовых импульсов C . Благодаря этому напряжение UO стремится к U I . Когда они сравниваются, n -разрядный выходной код D будет представлять входное напряжение АЦП. Если UI <UO то счетчик работает в вычитающем режиме. Таким образом, напряжение UO , а следовательно, и выходной код, отслеживают выходное напряжение U I Для того, чтобы
предотвратить колебания сигнала реверсирования U / D после завершения процесса отслеживания, можно дополнить схему АЦП устройством
блокировки счетчика при U I −UO <U S 2 .
Схема АЦП, показанного на рис. 7.5, очень проста. Но при скачках входного напряжения процесс отслеживания может занять до 2n тактов (периодов импульсов C ). Ускорение преобразования достигается в АЦП поразрядного взвешивания. Его схема похожа на схему рис. 7.5, только счетчик заменяется регистром с устройством управления. Работа АЦП поразрядного взвешивания происходит следующим образом. Сначала все разряды регистра устанавливаются в нулевое состояние. Затем в старший разряд регистра вводится 1. При этом на выходе ЦАП
устанавливается напряжение UO =2n−1 US , равное половине всего
82
диапазона измерения входного напряжения. Если UI ≥UO , то старший разряд регистра останется равным 1, если UI <UO , то dn−1 устанавливается
равным 0. Затем |
единица |
сдвигается |
в |
разряд |
( n −2 ). |
Если |
UI ≥(2n−1 dn−1 +2n−2 ), |
то dn−2 =1 |
, если нет, |
то |
dn−2 = 0 . |
После n |
таких |
этапов процесс уравновешивания заканчивается и на выходе регистра устанавливается кодовая комбинация, представляющая входное напряжение АЦП. Для того, чтобы во время преобразования напряжение
U I не изменялось, на входы компаратора ставится схема выборкихранения.
Известны и другие последовательные АЦП, например, АЦП, работающие по методу интегрирования.
Примеры ИС:
К572ПВ1 - 12-разрядный АЦП поразрядного взвешивания. ИС изготавливается по КМОП-технологии. Используется с внешним операционными усилителями и источником опорного напряжения. Типовое время преобразования - 110 мксек.
К1113ПВ1 - 10-разрядный АЦП поразрядного взвешивания. ИС изготавливается по биполярной технологии и содержит все функциональные узлы АЦП, включая источник опорного напряжения и генератор тактовых импульсов. Выходные каскады выполнены по схеме с тремя состояниями. Время преобразования - не более 30 мксек.
Сопоставляя параллельные и последовательные АЦП, можно отметить следующее. Параллельные АЦП являются схемами быстродействующими, но их реализация требует больших аппаратурных затрат (6-разрядный АЦП содержит 64 компаратора). АЦП последовательного счета имеют самую простую схему, но работают сравнительно с низкочастотными напряжениями. АЦП поразрядного взвешивания занимают по показателям сложности и быстродействию промежуточное положение. Сочетание схем параллельных и последовательных АЦП позволяет построить большое число вариантов преобразователей с различными параметрами и разнообразными функциональными возможностями.
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2
83 |
ЛИТЕРАТУРА |
|
|
|
|
ЛИТЕРАТУРА
1.Гласман К.Ф., Покопцева М.Н. Цифровые устройства и микропроцессоры. Учебное пособие для студентов специальности 210312 «Аудиовизуальная техника». Часть 1. – СПб.: СПбГУКиТ, 2008.
2.Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. – М.: Мир, 2001.
3.Новиков Ю., Скоробогатов П. Основы микропроцессорной техники: Курс лекций. – М.: ИНТУИТ.РУ, 2003.
4.Белов А. Самоучитель по микропроцессорной технике. – М.: Наука и техника, 2003.
5.Новожилов О.П. Основы цифровой техники: Учебное пособие. – М.: Радио Софт, 2004.
6.Угрюмов Е. Цифровая схемотехника от логического элемента до перспективных БИС/СБИС с программируемыми структурами. – СПб.: БХВ – Петербург, 2004.
7.Бойко В. Схемотехника электронных систем. Цифровые устройства.
– СПб.: БХВ – Петербург, 2004.
8.Бойко В. Схемотехника электронных систем. Микропроцессоры и микроконтроллеры. – БХВ – Петербург, 2004.
9.Нарышкин А.К. Цифровые устройства и микропроцессоры. – М.: Изд. центр «Академия», 2004.
10.Уилкинсон Б. Основы проектирования цифровых схем. – Киев.: Вильямс, 2004.
11.Фрике К. Вводный курс цифровой электроники. – М.: Техносфера, 2004.
12.Опадчий Ю.А. Аналоговая и цифровая электроника. Учебник для ВУЗов. – М.: Горячая линия – Телеком, 2005.
13.Точчи Р. Уидмер Н. Цифровые системы. Теория и практика. – Киев.: Вильямс, 2004.
14.Алексеева Л.А., Буль М.П., Гласман К.Ф., Покопцева М.Н.. Методические указания по выполнению лабораторных работ для студентов специальности 201400 «Аудиовизуальная техника» по курсу «Цифровые устройства и микропроцессоры». – СПб.: СПбГУКиТ, 2002.