Семейство VirtexTM

R

Задержка конфигурирования

Конфигурирование FPGA может быть задержано

удержанием сигнала на контакте PROGRAM в со-

стоянии низкого логического уровня до момента готовности системы к конфигурированию. На протяжении фазы очистки конфигурационной памяти последовательность операций состоит из повторения цикла очистки памяти по всем адресам. Эти операции продолжаются до окончания одного полного цикла очистки памяти по всем адресам после ус-

тановки сигнала на входе PROGRAM в состояние ‘1’. Таким образом, задержка процесса конфигурирования равнозначна продолжению фазы очистки памяти.

Другой вариант – подача от источника с открытым

стоком сигнала низкого уровня на вход INIT . Источник сигнала с открытым стоком необходим по-

сигнала DONE в состояние ‘1’. Это позволяет выходам FPGA включиться надлежащим образом.

Одним циклом CCLK позже, активизируются сигнал глобальной установки/сброса (Global Set/Reset – GSR) и глобального разрешения записи (Global Write Enable – GWE). Это создает условия для начала нормальной работы внутренних запоминающих элементов.

Временная диаграмма для этих событий может быть изменена. Кроме того, события GTS, GSR и GWE могут активизироваться после перехода всех выходов DONE в состояние High при конфигурировании множественных устройств FPGA, что позволяет начинать их работу в штатном режиме синхронно. Во время выполнения последовательности допускается включение на любой фазе паузы до момента нормального захвата следящей системы схемы автоподстройки задержки (DLL).

тому, что контакт INIT – двунаправленный и работает как выход, имеющий низкий логический уровень во время фазы очистки памяти. Увеличение времени удержания низкого логического уровня на этом контакте приводит к тому, что конфигурационный автомат продолжает выполнять фазу очистки памяти. Таким образом, процесс конфигурирования задерживается, не входя в фазу загрузки данных.

Последовательность вхождения в штатный режим работы

При выполнении вхождения в штатный режим работы по умолчанию, глобальный сигнал управления третьим состоянием (global tristate – GTS) активизируется через один цикл CCLK после перехода

Формат потока конфигурационных данных

Кристаллы Virtex конфигурируются последовательной загрузкой в них фреймов данных, которые объединены в двоичный поток (bitstream). В Табл. 13 представлены объемы конфигурационной последовательности для кристаллов Virtex.