2. Тайминги

Кроме максимальной пропускной способности, память характеризуется так называемой латентностью. Под латентностью понимается задержка между поступлением команды и моментом ее реализации. Латентность памяти определяется ее таймингами, т.е. задержками, измеряемыми в количестве тактов, между отдельными командами. Принято различать несколько разновидностей таймингов памяти, соответствующих задержкам между различными командами. Рассмотрим их подробнее.

Три тайминга отображены на рис. VIII.7, один из которых , tRCD, определяет временную задержку между импульсами RAS и CAS (RAS-to-CAS Delay), т.е. между активированием строки и командой считывания (или записи) данных.

Тайминг tCL, (CAS Latancy), характеризует промежуток времени от появления команды чтения (записи) данных до выдачи первого элемента (слова) данных на шину (или записи данных в запоминающую ячейку). Оговорка о первом элементе данных делается потому, что в современных компьютерах обмен информацией с оперативной памятью, в большинстве случаев, осуществляется пакетами данных. При пакетном обмене все последующие элементы данных появляются на шине данных в каждом очередном такте (на рисунке показан пакет из 4 элементов данных). Для этого в самой микросхеме SDRAM имеется счетчик для наращивания адресов столбцов ячеек памяти, чтобы обеспечить к ним быстрый доступ. Количество адресуемых таким образом столбцов называется длиной пакета (Burst Length – BL). Длина пакета может составлять 2, 4 или 8.

Тайминг tRAS (Active-to-Precharge Delay), определяет временную задержку между импульсами RAS и PRE, т.е. минимальный промежуток времени, который должен пройти с момента подачи команды активирования строки до команды деактивирования Prechage. Этот временной промежуток между началом считывания данных и закрытием активированной строки (tRAS) зависит от длины передаваемого пакета данных, причем должно выполняться соотношение tRAS > tRCD + tCL. При этом, минимальное значение tRAS должно быть больше на столько, насколько велик интервал времени, требуемый для передачи всего пакета данных.

Кроме них определяются еще два тайминга.

Тайминг tRP (RAS Precharge), определяет наименьший промежуток времени от команды закрытия строки PRECHARGE до поступления команды активирования новой строки памяти. Этот тайминг иллюстрирован рис. VIII.8.

И наконец определяется еще один тип задержки, который характеризует задержку между командой выбора микросхемы CS# и командой активирования строки (Command Rate – скорость выполнения команд). Эта задержка обычно составляет один или два такта (см. рис.VIII.9).

Все эти рассмотренные задержки, определяющие латентность синхронной динамической памяти, измеряются количеством тактов системной шины между указанными командами.

Описанные задержки, определяющие тайминги памяти, обычно записываются в виде ряда чисел тактов, необходимых для выполнения каждого тайминга, в следующей последовательности: tCL–tRCD–tRP–tRAS–Command Rate. Так, например, для модуля памяти ОЗУ типа PC3200 тайминги могут быть следующими: 2–3–4–5–(1Т). Это означает, что для данного модуля CAS Latency (tCL) составляет 2 такта, RAS to CAS Delay (tRCD) – 3 такта, RAS Precharge (tRP) – 4 такта, ACTIVE – to precharge delay (tRAS) – 5 тактов и Command Rate – 1 такт. Довольно часто, при характеристике памяти ограничиваются приведением трех первых таймингов: tCL – tRCD – tRP.

Рис. VIII.8 Иллюстрация задержки RAS Precharge

Рис.VIII.9 Иллюстрация задержки Command Rate