- •1. Основные параметры и характеристики логических элементов
- •2. Сравнительная оценка базовых логических элементов
- •3. Системы обозначений отечественных и зарубежных имс
- •4. Типы корпусов микросхем
- •5. Условные графические обозначения микросхем
- •6. Основы булевой алгебры
- •7. Аксиомы и законы булевой алгебры
- •8. Формы представления логических функций
- •9. Кнф, днф, сднф, скнф. Функционально полные системы логических функций
- •14.Метод минимизации Квайна и Мак-Класки.
- •15. Метод минимизации Квайна и Мак-Класки. Получение мкнф функции.
- •17 Комбинационныеустройства:Определение.Методика проектирования
- •18. Шифраторы
- •2.8. Дешифраторы
- •22. Преобразователи кодов
- •24. Мультиплексоры
- •25. Мультиплексорное дерево
- •26. Построение логических функций на мультифлексорах
- •27. Демультиплексоры
- •28. Сумматоры
- •30. Полусумматор
- •31. Многоразрядные двоичные сумматоры
- •33.Цифровые Компараторы
- •35 . Пороговые схемы, мажоритарные элементы
- •40.Реализация шифраторов, дешифраторов, мультиплексоров и демультиплексоров на плм.
- •41.Назначение и базовая структура пмл
- •42.Назначение и базовая структура бмк.
- •44. Триггеры: определение, общая структура кбя дбя, классификация по способу записи информации
- •46. Регистры
- •47. Функционирование регистров хранения. Схемы и условное графическое обозначение регистров хранения
- •48. Функционирование, схемы и условное графическое обозначение регистров сдвига
- •49. Счетчики
- •50. Последовательные счетчики
- •51. Параллельные счетчики.
- •52. Вычитающие и реверсивные синхронные двоичные счетчики
- •53. Синтез декадных синхронных счетчиков
- •54. Синтез синхронных двоичных счетчиков с переменным коэффициентом счета
- •55. Кольцевые счетчики
- •56. Определение генераторов кодов. Синтез генераторов кодов на основе счетчиков
- •57. Синтез генераторов кодов на основе сдвиговых регистров.
- •58. Определение делительной частоты. Синтез делителей частоты
- •60. Цифровые запоминающие устройства
- •61. Классификация запоминающих устройств по технологии выполнения и по способу обращения к массиву памяти. Основные параметры зу
- •62. Структура микросхем памяти с произвольной выборкой. Управляющие сигналы
- •63. Статические и динамические озу
- •64. Постоянные запоминающие устройства
- •65.Способы увеличения объема памяти запоминающих устройств
- •67. Основные характеристики цап и ацп
- •68. Цап с матрицей взвешенных коэффициентов
- •69. Цап с матрицей r-2r
- •70. Цап с весовым суммированием выходных сигналов
- •71. Области применения цап
- •72. Ацп времяимпульсного типа
- •73. Ацп с двойным интегрированием
- •74. Ацп параллельного преобразования (прямого преобразования)
- •75. Ацп последовательного счета (развертывающего типа)
- •76. Ацп следящего типа
- •77. Ацп последовательного приближения (поразрядного уравновешивания)
- •78. Классификация и области применения ацп
- •79. Схема выборки и хранения
- •80. Микропроцессор
- •81. Характеристики, достоинства и недостатки cisc-, risc-, vlim-
- •82. Характеристики, достоинства и недостатки Принстонской и Гарвардской архитектурой микропроцессоров.
- •84 Классификация микропроцессоров по функциональному признаку и количеству входящих в устройство бис.
- •85 Структура и состав микропроцессорных систем.
- •86. Системная шина. Шина адреса, шина данных, шина управления, их назначение и разрядность. Мультиплексированная шина адреса-данных.
- •90. Режим Примой доступ к памяти работы микропроцессора
- •91. Способы адресации операндов. Особенности способов адресации
- •92. Формат типовой команды микропроцессора.
- •93. Команды пересылки
- •94. Команды сдвига. Команды сравнения и тестирования.
- •95.Команды битовых операций. Операции управления программой
- •96. Структурная схема, физический интерфейс и условное графическое изображение однокристального микроконтроллера (мк) к1816ве48
- •97. Структурная организация центрального процессора мк к1816ве48
- •98.Организация память программ и данных мк к1816ве48.
- •99. Организация системы ввода-вывода мк к1816ве48
- •100. Организация систем подсчета времени, прерываний и синхронизации мк к1816ве48.
- •101. Средства расширения памяти программ мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •102. Средства расширения памяти данных мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •103 . Средства расширенияввода-вывода мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
58. Определение делительной частоты. Синтез делителей частоты
Делитель частоты – устройство, которое при подаче на его вход периодической последовательности импульсов формирует на выходе такую же последовательность, но имеющую частоту повторения импульсов, в некоторое число раз меньшую, чем частота импульсов входной последовательности [1, 7].
Отличие делителей частоты от счетчиков состоит в следующем. В счетчике каждая комбинация состояний триггеров определяет в некоторой системе счисления число импульсов, поступивших к данному моменту времени. В делителе частоты последовательность состояний может быть выбрана произвольной, важно лишь обеспечить заданный период цикла N. Последовательность состояний выбирается из соображений обеспечения при заданном N наибольшей простоты межтриггерных связей. Эти связи должны выполняться непосредственным соединением выходов одних триггеров со входами других без логических элементов. Счетчик, имеющий то же значение N, может исполнять роль делителя частоты, однако следует иметь в виду, что такое решение будет неэкономичным.
Рассмотрим схемы делителей частоты с различными коэффициентами деления N [1, 7].
Пример 5.10. Построить делитель частоты с коэффициентом деления .
Решение. Схема делителя приведена на рис. 5.29. Период импульсной последовательности на выходе триггера оказывается вдвое больше периода следования импульсов на входе. Следовательно,, т.е. частота следования импульсов на выходе в два раза ниже, чем на входе.
Пример 5.11. Построить делители частоты с коэффициентами деления и.
Решение. На рис. 5.29, б показано последовательное соединение делителей частоты с коэффициентом деления, равным двум, при котором выход каждого из делителей подключен к входу следующего. На выходе каждого делителя частота следования импульсов вдвое ниже, чем на входе. При каскадах подобного деления частота выходной последовательности окажется равной.
Подключение дополнительного JK-триггера (рис. 5.29, б) к счетчику с модулем счета позволяет получить счетчик с модулем счета .
Рис. 5.29. Схемы делителей частоты с коэффициентами (а),
и (б)
59. Синтез делителей частоты с и .
Пример 5.11. Построить делители частоты с коэффициентами деления и.
Решение. Счетчик с периодом цикла (рис. 5.32, а) имеет простейшие межтриггерные связи без логических элементов. Этот счетчик может одновременно служить и делителем частоты с коэффициентом .
Схема делителя с и его временная диаграмма работы приведены на рис. 5.30, таблица состояний – в табл. 5.15.
Таблица 5.15
Таблица состояний делителя частоты с коэффициентом деления
№ сост. | ||||||
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
2 |
0 |
1 |
1 |
1 |
1 |
0 |
3 |
1 |
1 |
0 |
1 |
0 |
0 |
4 |
1 |
0 |
0 |
0 |
0 |
0 |
5 |
0 |
0 |
0 |
0 |
0 |
1 |
6 |
0 |
0 |
1 |
0 |
1 |
1 |
… |
… |
… |
… |
… |
… |
… |
Как видно из временной диаграммы, на выходах триггеров всегда образуется последовательность импульсов с частотой в пять раз более низкой, чем частота импульсов на входе делителя.
Рис. 5.30. Схема делителя частоты с коэффициентом деления (а) и его временные диаграммы (б)
Каскадные делители частоты. В тех случаях, когда коэффициент деления не является простым числом и может быть представлен произведением вида, схема делителя строится в виде каскадного соединения делителей, имеющих коэффициенты деления ,,, …, (рис. 5.31).
Примером такого каскадного построения делителей является рассмотренный ранее делитель с коэффициентом .
Рис. 5.31. Каскадный делитель частоты