Конструкторско-технологическое обеспечение производства ЭВМ. Методическое пособие по выполнению курсового проекта «Проектирование конструктивных модул
.pdf41
Отмеченные особенности логического элемента И2Л и сложных схем на их основе придают им технологичность, компактность и невысокую стоимость при сохранении достаточно хорошего быстродействия и получении ряда высоких показателей по другим параметрам.
Рассмотрим электрическую принципиальную схему базового элемента И2Л (И2Л-инвертора рис. 7). И2Л-инвертор представляет собой физические объединенные (совмещенные) горизонтальный р-n-р и вертикальный n-p-n - транзисторы. Эмиттерная область р-n-р - транзистора VT2, называемая инжектором, подключается к положительному источнику питания. Общая область n- типа является базой p-n-p - транзистора VT2 и эмиттером n-p-n - транзистора VT1 и подключается к потенциалу "Земля". Коллектор p-n-p - транзистора VT2 и база n-p-n - транзистора VT1 также представляют собой единую область полупроводника р-типа. От одного инжектора может питаться несколько схем, то есть горизонтальный p-n-p - транзистор VT2 может быть многоколлекторным (что используется при построении логических элементов), вертикальный n-p-n - транзистор VT1 обычно имеет несколько коллекторов, которые являются логическими выходами И2Л - инвертора.
Исходные данные:
напряжение источника питания Uип = 1,5 В;
коэффициент объединения по входу Коб.вх = 2;
коэффициент разветвления по выходу Краз.вых = 3;
коэффициент усиления транзисторов В = 1,8;
суммарная паразитная ёмкость Сп = 0,8 пФ;
ток источника питания Iип = 75 мкА;
напряжение логического нуля U0 = 0 B;
входной ток I1вх = 0 (для схем И2Л );
постоянная времени коэффициента В : R = 25 нс;
падение напряжения на открытом p - n переходе транзистора U* = 0,7В.
42
5.5.1.Расчет статических параметров
5.5.1.1.Входной ток логического нуля определяют из выражения (насыщенное состояние транзистора VT1 предыдущей схемы):
|
|
|
Iвх = Iи , |
(105) |
||||
где |
α |
|
β |
|
1,8 |
0,643, |
(106) |
|
|
|
|
|
|||||
|
1 |
B |
2,8 |
|
||||
отсюда |
I0вх = 0,643 75 = 48 мкА. |
|
||||||
5.5.1.2. Уровень напряжения логической единицы на выходе схемы ( на коллекторе закрытого n-p-n транзистора VT1) будет равен напряжению на открытом эмиттерном переходе n-p-n транзистора VT1" ( в следующем эле-
менте цепи ): |
|
U1 = U* = 0,7 В. |
|
5.5.1.3. Порог переключения определяется |
по формуле , когда запирается |
транзистор VT1' предыдущей схемы. Эмиттерный переход транзистора VT1 |
|
откроется, когда Uвх достигнет порога переключения : |
|
Vп = U* - (m т) ln S ; |
(107) |
Vп = 0,7 - ( - 0,15 ) = 0,85 В ,
где m т - температурный потенциал для конкретного типа транзистора . При комнатной температуре m т 0,3 В .
5.5.1.4. Коэффициент насыщения S1 рассчитывается из условия насыщения транзистора VT1 для получения на выходе низкого значения потенциала
Uвых = U0 :
|
S1 |
B |
|
; S1 |
1,8 |
0,6, |
(108) |
||
|
|
|
|
|
|
||||
|
Kраз.вых |
3 |
|
||||||
|
|
|
|
|
|
||||
так как |
Iбн1 I0вх , |
|
|
|
|
|
|
||
где Краз.вых - коэффициент разветвления по выходу; |
|
||||||||
|
43 |
|
|
|
Iбн1 |
- ток базы транзистора |
VT1 |
в режиме |
насыщения; |
Ip = Iбн1 - ток , поступающий в базу транзистора |
VT1 через насыщенный |
|||
|
транзистор VT2. |
|
|
|
5.5.1.5. Запас помехоустойчивости по уровню "0" |
определяют по формуле |
|||
|
Uп = U* - U0, |
|
|
|
где U0 = Uост1 = Uкэ1 + I0п Rкк (m т) ln [ S1 / ( S1 - 1) ] ; |
(109) |
|||
Uкэ1 - падение напряжения на переходе коллектор-эмиттер транзистора |
||||
|
VT1; |
|
|
|
Rкк |
- объемное сопротивление коллекторного слоя (очень мало, составля- |
|||
ет |
|
|
|
|
|
доли ома); |
|
|
|
I0н = Iкн1 ; Iкн1 - коллекторный ток, поступающий от нагрузки |
последу- |
|||
ющих элементов в цепи ; |
|
|
|
|
|
U0 = 0,12 B . |
|
|
|
Если нагрузкой служат n элементов И2Л , то ток |
|
|
||
|
I0н = Kраз.вых I0вх, |
|
|
|
|
I0н = 3 48 = 144 мкА, Uп = 0,7 - 0,12 = 0,58 B. |
|
||
5.5.1.6. Запас помехоустойчивости по уровню "1" : |
|
|
||
|
U-п = (m т ) Ln S1; |
|
(110) |
|
|
U-п = 0,3 ( - 0,5 ) = - 0,15 B . |
|
|
|
5.5.1.7. Мощность, потребляемая элементом, |
|
|
||
|
Pэл = U* Iип, |
|
|
|
где U* - в данном случае напряжение на открытом инжекционном переходе, |
||||
тогда |
Рэл = 0,7 75 10-6 |
= 0,1 мBт. |
|
|
44
5.5.2.Расчет динамических параметров
5.5.2.1.Время отпирания tо, в течение которого потенциал достигает поро-
га U* Vп, составит: |
|
t0,1зд = tо = Сп ( U1 - U0 ) / Iип Сп U* / Iип ; |
(111) |
t0,1зд = 0,8 10-12 0,7 / 0,643 75 10-6 = 12 нс |
|
5.5.2.2. Время переключения из состояния "1" в состояние "0" составит |
|
t1,0зд = tp в , t1,0зд = 25 нс, |
(112) |
где tp - время рассасывания избыточных носителей . |
|
5.5.2.3. Время задержки переключения: |
|
tзд = 0,5 ( t0,1зд + t1,0зд ); |
(113) |
tзд = 0,5 (25 + 12) = 18,5 нс |
|
5.5.2.4. Работа переключения: |
|
Ап = Рэл tзд; |
(114) |
Ап = 0,1 10-3 18,5 10-9 = 2 пДж . |
|
Примечание. На основе И2Л-ключей, представляющих собой транзистор с инжекци-
онным питанием, состоящих из генераторов тока инжекции Iи и транзистора с открытым коллекторным выходом, строятся логические элементы ИЛИ-НЕ, ИЛИ, И-НЕ, И. На рис. 10 показана схема логического элемента ИЛИ-НЕ с инжекционным питанием.
Основными преимуществами микросхем на элементах инжекционной логики являются малая потребляемая мощность и очень высокая степень интеграции, использование стандартной биполярной технологии, что обусловливает сравнительно низкую стоимость изготовления, создание микросхем практически для любых применений (микропроцессоров, логических БИС и СБИС запоминающих устройств, аналого-цифровых и цифро-аналоговых преобразователей, измерительной аппаратуры и др.). Использование инжекционной логики и современной технологии позволяют создать микросхемы БИС и СБИС со степенью интеграции более 50 тыс. вентилей на кристалле, потребляющих мощность 100 мBт.
45
Рис.10. Схема логического элемента ИЛИ-НЕ с инжекционным питанием
6. МЕТОДИКА ЛОГИЧЕСКОГО СИНТЕЗА ТРИГГЕРНОЙ ЯЧЕЙКИ Пусть задана таблица переходов на три входных сигнала:
X1(t) |
X2(t) |
X3(t) |
Q(t+1) |
|
|
|
|
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
Q(t) |
0 |
1 |
1 |
Q(t) |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
Q(t) |
1 |
1 |
1 |
1 |
Данную триггерную ячейку следует реализовать с помощью асинхронного триггера в базисе ИЛИ-НЕ. Прежде всего, напомним, что в базисе ИЛИ-НЕ схема триггера асинхронного типа имеет вид, показанный на рис. 11, её логическое функционирование описывается таблицей переходов:
R |
S |
Q(t+1) |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
Q(t) |
1 |
1 |
Не определено |
46
Тогда, учитывая, каким должно быть состояние триггерной ячейки в зависимости от комбинации входных сигналов (по таблице переходов), преобразуем таблицу переходов следующим образом:
X1(t) |
X2(t) |
X3(t) |
Q(t+1) |
R |
S |
|
|
|
|
|
|
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
? |
0 |
0 |
0 |
1 |
1 |
? |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
? |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
С помощью диаграмм Вейча минимизируем функции S и R в базисе ИЛИ - НЕ, используя для этого правила де Моргана для функции S:
_____X3____
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
X1 |
|
1 |
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
X2 |
|
|
|
|
|
|
|
__ __ |
|
|
_______ __ __ |
__ |
|
|||
S = X3 X2 + X1 X2 X3 = |
X2 + X3 + X1 + X2 + X3; |
(115) |
||||||
для функции R: |
|
|
|
|
|
|
|
|
|
|
_____X3____ |
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
X1 |
|
|
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
X2 |
|
|
|
|
|
|
|
|
__ |
|
__ |
|
|
|
|
|
R = X3 X2 = |
|
X3 + X2. |
|
(116) |
||||
В результате логического синтеза схема триггерной |
ячейки будет выгля- |
|||||||
деть следующим образом (рис. 11). |
|
|
|
|
|
|
||
47
Рис. 11. Схема триггерной ячейки
Далее полученное операционное устройство должно быть промоделировано в MultiSim. Представить полученную таблицу истинности, эпюры напряжений.
48
ЛИТЕРАТУРА
1.Проектирование логических элементов и триггеров: Методические указания к курсовому проектированию / В.Д. Майоров; Рост. гос. ун-т путей сообщения. Ростов н/Д, 1999. 44 с.
2.Алексенко А.Г., Шагурин И.И. Микросхемотехника. М.: Радио и связь, 1990.
3.Соломатин Н.М. Логические элементы ЭВМ. М.: Высш. шк. 1990.
4.Справочник. Применение интегральных микросхем в электронной вычислительной технике / Под ред. Б.Н. Файзулаева, Б.В. Тарабарина М.: Радио и связь, 1986.
5.Схемотехника ЭВМ / Под ред. Г.Н. Соловьева. М.: Высш. шк., 1985.
6.Ефимов И.Е., Козырь И.Я., Горбунов Ю.И. Микроэлектроника. Проектирование, виды микросхем, функциональная микроэлектроника. М.: Высш. шк.,
1987.
7.Ланцов А.Л., Зворыкин Л.Н., Осипов И.Ф. Цифровые устройства на комплиментарных МДП-интегральных микросхемах. М.: Радио и связь, 1983.
8.Шагурин И.И., Петросянц К.О. Проектирование цифровых микросхем на элементах инжекционной логики. М.: Радио и связь, 1984.
9.Справочник. Полупроводниковые приборы. / Под ред. Н.Н. Горюнова. М.: Энергоатомиздат, 1986.
10.Справочник. Интегральные микросхемы / Под ред. Б.В. Тарабрина. М.: Радио и связь, 1984.
11.Угрюмов Е.П. Проектирование элементов и узлов ЭВМ. М.: Высш. шк.,
1987.
49
ПРИЛОЖЕНИЕ 1
Северо-Кавказский филиал федерального государственного образовательного бюджетного учреждения
высшего профессионального образования
Московского технического университета связи и информатики
Кафедра многоканальных телекоммуникационных систем
З А Д А Н И Е
на курсовой проект по дисциплине “Конструкторско-технологическое обеспечение производства ЭВМ” студента группы ДВ-41 специальности 230101
Гончарова А.А.
Тема: "ПРОЕКТИРОВАНИЕ КОНСТРУКТИВНЫХ МОДУЛЕЙ ЭВМ"
1. Задание на курсовой проект :
1.1. Электрический расчёт логического элемента СЭТЛ реализующего функцию И-НЕ , тип логики-отрицательный.
1.2. Логическое проектирование триггерной ячейки - синхронного RS-триггера
Таблица переходов:
X1(t) |
X2(t) |
X3(t) |
Q(t+1) |
|
|
|
|
0 |
0 |
0 |
0 |
|
|
|
|
0 |
0 |
1 |
Q(t) |
|
|
|
|
0 |
1 |
0 |
0 |
|
|
|
|
0 |
1 |
1 |
Q(t) |
|
|
|
|
1 |
0 |
0 |
1 |
|
|
|
|
1 |
0 |
1 |
Q(t) |
|
|
|
|
1 |
1 |
0 |
0 |
|
|
|
|
1 |
1 |
1 |
1 |
|
|
|
|
1.3. Логическое проектирование операционного устройства:
Преобразователь кодов с организацией инвертирования выходного кода: Преобразователь двоичного кода в двоично-десятичный код K = 3
50
2. К защите представляются материалы:
пояснительная записка, распечатанная на листах А4; электронные материалы на CD диске:
-пояснительная записка, выполненная в редакторе Word 97-2003;
-модель триггерной ячейки в MultiSim с выводимой на экран таблицей истинности;
-модель операционного устройства в MultiSim с выводимsми на экран эпюрами напряжений – временными диаграммами работы;
графический материал включает:
-электрическую схему логического элемента;
-функциональную схему и таблицу переходов триггерной ячейки;
-результаты моделирования в MultiSim: электрическую принципиальную схему операционного устройства, временные диаграммы работы триггерной ячейки; временные диаграммы работы операционного устройства.
3. Срок проектирования:
Руководитель |
___________________________ |
Задание к выполнению принял студент Гончаров А._______________________
Дата выдачи задания ______