2 Семестр / Отчеты / 2 варик / LR6_данные_удалены

Рисунок 2.6 – Моделирование регистра SIPO (Timing)

Моделирование соответствует таблице истинности, подтверждается асинхронный сброс.

11

3РЕГИСТР ТИПА PIPO

3.1Таблица истинности

Втаблице 3.1 представлена таблица истинности регистра PIPO.

Таблица 3.1 – Таблица истинности регистра PIPO

Продолжение таблицы 3.1

3.2Функциональная схема

На рисунке 3.1 представлена функциональная схема регистра PIPO.

Рисунок 3.1 – Функциональная схема регистра PIPO

3.3Моделирование

На рисунке 3.2 представлено моделирование регистра PIPO в режиме

Timing.

13

Рисунок 3.2 – Моделирование регистра PIPO (Timing)

На рисунке 3.3 представлено моделирование регистра PIPO в режиме

Functional.

Рисунок 3.3 – Моделирование регистра PIPO (Functional)

Моделирование соответствует таблице истинности, подтверждается асинхронная загрузка и синхронный сброс.

3.4Код на VHDL

На рисунке 3.4 представлено описание регистра PIPO на VHDL.

14

Рисунок 3.4 – Описание регистра PIPO на VHDL

3.5Схема из RTL viewer для кода VHDL

На рисунке 3.5 представлена схема из RTL viewer для кода VHDL.

15

3.6Моделирование устройства, описанного кодом VHDL

На рисунке 3.6 представлено моделирование регистра PIPO в режиме

Timing.

Рисунок 3.6 – Моделирование регистра PIPO (Timing)

Моделирование соответствует таблице истинности, подтверждается асинхронная загрузка и синхронный сброс.

17

Заключение

В процессе выполнения работы были построены холсте схемы регистра типа SISO со сдвигом влево, синхронной параллельной загрузкой данных,

асинхронным сбросом и разрядностью в 10 бит, регистра типа SIPO со сдвигом вправо, асинхронным сбросом и разрядностью в 12 бит, регистра типа PIPO с

асинхронной загрузкой данных, синхронным сбросом и разрядностью в 14 бит,

а также описаны на VHDL. Оба варианта были промоделированы.

18