Министерство науки и высшего образования Российской Федерации Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронно-
вычислительных систем (КИБЭВС)
ИЗУЧЕНИЕ РАБОТЫ СЧЕТЧИКОВ
Отчет по лабораторной работе №5
по дисциплине «Электроника и схемотехника» Вариант №2
Студент гр.
Руководитель
Томск 2022
Введение
Целью данной работы является изучение двоичных счетчиков, их принципов построения и работы.
Поставленные задачи:
Собрать на холсте схемы асинхронного суммирующего счетчика с модулем счета равным 22 на основе Т триггеров, синхронного вычитающего счетчика с активным убывающим фронтом и модулем счета 17, делителя частоты с выходной частотой 2380952 Гц, устройства, реализующего задержку в 0,64 мкс,
а также описать их на SystemVerilog и промоделировать работы схем.
2
1АСИНХРОННЫЙ СЧЕТЧИК
1.1Таблица истинности
Втаблице 1.1 представлена таблица истинности суммирующего асинхронного счетчика с модулем счета равным 22.
Таблица 1.1 – Таблица истинности суммирующего асинхронного счетчика
№ сигнала |
|
|
Выходы |
|
|
|
|
|
|
|
|
||
Q4 |
Q3 |
Q2 |
Q1 |
Q0 |
||
|
||||||
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
1 |
0 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
2 |
0 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
3 |
0 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
4 |
0 |
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
5 |
0 |
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
6 |
0 |
0 |
1 |
1 |
0 |
|
|
|
|
|
|
|
|
7 |
0 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
8 |
0 |
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
9 |
0 |
1 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
10 |
0 |
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
11 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
12 |
0 |
1 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
13 |
0 |
1 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
14 |
0 |
1 |
1 |
1 |
0 |
|
|
|
|
|
|
|
|
15 |
0 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
16 |
1 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
17 |
1 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
18 |
1 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
19 |
1 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
20 |
1 |
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
21 |
1 |
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
22 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
1.2Функциональная схема
3
На рисунке 1.1 представлена функциональная схема устройства.
Рисунок 1.1 – Функциональная схема
1.3Моделирование
На рисунке 1.2 представлено моделирование устройства в режиме Timing.
Рисунок 1.2 – Моделирование устройства (Timing)
Моделирование в режиме Functional не принесет результатов, так как счетчик асинхронный.
1.4Код на SystemVerilog
4
На рисунке 1.3 представлено описание устройства на SystemVerilog.
Рисунок 1.3 – Описание устройства на SystemVerilog
1.5Схема из RTL viewer для кода SystemVerilog
На рисунке 1.4 представлена схема из RTL viewer для кода SystemVerilog.
5
Рисунок 1.4 – Схема из RTL viewer для кода SystemVerilog
1.6Моделирование устройства, описанного кодом SystemVerilog
На рисунке 1.5 представлено моделирование устройства, описанного на
SystemVerilog, в режиме Timing.
Рисунок 1.5 – Моделирование устройства (Timing)
6
2СИНХРОННЫЙ СЧЕТЧИК
2.1Таблица истинности
Втаблице 2.1 представлена таблица истинности синхронного вычитающего счетчика с модулем счета 17.
Таблица 2.1 – Таблица истинности синхронного вычитывающего счетчика
№ сигнала |
PR |
|
|
Выходы |
|
|
|
|
|
|
|
|
|||
Q4 |
Q3 |
Q2 |
Q1 |
Q0 |
|||
|
|
||||||
|
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
2 |
0 |
0 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
3 |
0 |
0 |
1 |
1 |
1 |
0 |
|
|
|
|
|
|
|
|
|
4 |
0 |
0 |
1 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
5 |
0 |
0 |
1 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
|
6 |
0 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
7 |
0 |
0 |
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
8 |
0 |
0 |
1 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
9 |
0 |
0 |
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
10 |
0 |
0 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
11 |
0 |
0 |
0 |
1 |
1 |
0 |
|
|
|
|
|
|
|
|
|
12 |
0 |
0 |
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
13 |
0 |
0 |
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
|
14 |
0 |
0 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
15 |
0 |
0 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
16 |
0 |
0 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
17 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
18 |
0 |
1 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
X |
1 |
1 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
2.2Функциональная схема
На рисунке 2.1 представлена функциональная схема устройства.
7
Рисунок 2.1 – Функциональная схема устройства
2.3Моделирование
На рисунке 2.2 представлено моделирование устройства в режиме Timing.
Рисунок 2.2 – Моделирование устройства (Timing)
На рисунке 2.3 представлено моделирование устройства в режиме
Functional.
Рисунок 2.3 – Моделирование устройства (Functional)
8
2.4Код на SystemVerilog
На рисунке 2.4 представлено описание устройства на SystemVerilog.
Рисунок 2.4 – Описание устройства на SystemVerilog
2.5Схема из RTL viewer для кода SystemVerilog
На рисунке 2.5 представлена схема из RTL viewer для кода SystemVerilog.
Рисунок 2.5 – Схема из RTL viewer для кода SystemVerilog
9
2.6Моделирование устройства, описанного кодом SystemVerilog
На рисунке 2.6 представлено моделирование устройства, описанного на
SystemVerilog, в режиме Timing.
Рисунок 2.6 – Моделирование устройства (Timing)
10