2 Семестр / Отчеты / 18 варик / 6 лаба_данные_удалены

Введение

Цель работы – изучить регистры, их принципы построения и работы.

Постановка задачи. Составить таблицы функционирования для заданных схем. Собрать схемы заданных регистров. Промоделировать все схемы, а

также привести код на HDL и промоделировать.

1.РЕГИСТР ТИПА SISO

1.1ТАБЛИЦА ИСТИННОСТИ

Втаблице 1.1.1 приведена таблица функционирования асинхронного вычитающего счётчика на основе D триггера.

Таблица 1.1.1 – таблица функционирования

1.2 ФУНКЦИОНАЛЬНАЯ СХЕМА

На рисунке 1.2.1 приведена функциональная схема для регистра типа SISO.

Рисунок 1.2.1 – функциональная схема

1.3 МОДЕЛИРОВАНИЕ

На рисунке 1.3.1 представлено моделирование в режиме Functional.

Рисунок 1.3.1 – моделирование схемы в режиме Funtional

Один временной интервал равен 100 наносекунд. Если сравнить моделирование с таблицей истинности, то они совпадают.

На рисунке 1.3.2 представлено моделирование в режиме Timing.

Рисунок 1.3.2 – моделирование в режиме Timing

Так как моделирование в режиме Timing приближено к реальности и

отображает задержки переключения, из-за чего результат немного искажается

от идеального.

1.4 КОД НА HDL

Ниже представлен код на VHDL:

library ieee;

use ieee.std_logic_1164.all; entity SISO_v is

port (

C, R: in std_logic; Load, a: in std_logic; Q9: out std_logic); end;

architecture synth of SISO_v is

signal z: std_logic_vector (9 downto 0); begin

process (C, R) begin

if R = '1' then z <= (others => '0'); elsif rising_edge(C) then

if Load = '1' then z(9) <= a; else z <= z(8 downto 0) & a; end if;

end if;

end process; Q9 <= z(9); end;

1.5 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL

На рисунке 1.5.1 приведена схема из RTL Viewer для кода HDL.

Рисунок 1.5.1 – схема из RTL Viewer

1.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ

HDL

На рисунке 1.6.1 представлено моделирование в режиме Timing для кода

HDL.

Рисунок 1.6.1 – моделирование устройства, описанного кодом HDL

Сравнивая результат моделирования и таблицу истинности, можно сделать выводы о том, что они совпадают.

2.РЕГИСТР ТИПА SIPO

2.1ТАБЛИЦА ИСТИННОСТИ

Втаблице 2.1.1 приведена таблица функционирования асинхронного вычитающего счётчика на основе D триггера.

Таблица 2.1.1 – таблица функционирования

2.2 ФУНКЦИОНАЛЬНАЯ СХЕМА

На рисунке 2.2.1 приведена функциональная схема для регистра типа SIPO.

Рисунок 2.2.1 – функциональная схема

2.3 МОДЕЛИРОВАНИЕ

На рисунке 2.3.1 представлено моделирование в режиме Functional.

Рисунок 2.3.1 – моделирование схемы в режиме Funtional

Один временной интервал равен 100 наносекунд. Если сравнить моделирование с таблицей истинности, то они совпадают.

На рисунке 2.3.2 представлено моделирование в режиме Timing.

Рисунок 2.3.2 – моделирование в режиме Timing

Так как моделирование в режиме Timing приближено к реальности и

отображает задержки переключения, из-за чего результат немного искажается

от идеального.

2.4 КОД НА HDL

Ниже представлен код на VHDL:

library ieee;

use ieee.std_logic_1164.all; entity SIPO_v is

port (

C, R, a: in std_logic;

Q: out std_logic_vector (11 downto 0)); end;

architecture synth of SIPO_v is

signal z: std_logic_vector (11 downto 0); begin

Q <= z;

process (C) begin

if rising_edge(C) then

if R = '1' then z <= (others => '0'); else z <= a & z (11 downto 1); end if;

end if;

end process; end;

2.5 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL

На рисунке 2.5.1 приведена схема из RTL Viewer для кода HDL.

Рисунок 2.5.1 – схема из RTL Viewer

2.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ

HDL

На рисунке 2.6.1 представлено моделирование в режиме Timing для кода

HDL.

Рисунок 2.6.1 – моделирование устройства, описанного кодом HDL

Сравнивая результат моделирования и таблицу истинности, можно сделать выводы о том, что они совпадают.