Учебное пособие 800549

Целью внедрения Системы является факт начала работы пользователей в СЭД (Система должна удовлетворять потребности и запросы пользователей) и стабильно работающая Система (без сбоев и ошибок).

В процессе внедрения выполняются следующие работы: установка и настройка ПО;

−обучение персонала и администраторов СЭД;

−разработка документации на СЭД для пользователей

(Help);

−устранение ошибок в работе системы;

−доработка СЭД по замечаниям и предложениям поль-

зователей;

−разработка нормативной документации: инструкции по ДОУ, регламенты работы с различными видами документов;

−организация технической поддержки пользователей (консультирование пользователей по вопросам работы в системе).

Данный этап является наиболее сложным для всех участников проекта (пользователей, разработчиков, внедренцев). На данном этапе происходит адаптация программного продукта в реальных условиях работы. Наиболее сложным является преодоление психологического барьера у пользователей при начале работы в новой для них среде, т.к. пользователи вынуждены изменить привычные и устоявшиеся для них способы работы. В связи с этим на данном этапе важно проводить обучение и консультирование пользователей. Это поможет им адаптироваться к новым условиям работы [2].

Цель, к которой стремятся все Заказчики это промышленная эксплуатация СЭД, заключающаяся в использовании стабильно работающей и полностью отвечающей требованиям пользователей.

Сопроводительные работы, которые компанияразработчик обязана проводить в процессе эксплуатации СЭД это:

−Консультирование пользователей по нюансам и вопросам работы в СЭД;

−Администрирование и управление справочниками, такими как организационная структура, пользователей, маршруты согласования, списки рассылки и прочее;

111

−Сопровождение работы ПО и сервера;

−Обеспечение резервного копирования для надежного сохранения данных пользователей (back-up)

На данном этапе можно скорректировать процесс развития СЭД, путем добавления новых функций, расширения границ проекта внедрения, к примеру, добавление новых категорий/видов документов, расширение числа пользователей / подразделений, добавление кардинально новых функций.

Несомненно, каждая компания старается минимизировать время, необходимое для внедрения СЭД на предприятии, однако при ближайшем рассмотрении становится понятно, что это довольно трудоемкий процесс, зависящий от множества факторов и включающий в себя бесчисленное множество различных нюансов. Именно поэтому никто не называет конкретных сроков и для качественной системы не стоит жалеть ни материальных, ни временных издержек. Ведь грамотно построенная и с умом оптимизированная система позволит гораздо эффективней вести как делопроизводственные, так и промышленные процессы. А это дорогого стоит [4].

Литература

1.Сайт: https://www.sekretariat.ru/

2.Сайт: http://www.tadviser.ru

3.Сайт: http://lelina.tilda.ws

4.Муратов А.В. Проблемы обеспечения надежности и качества приборов, устройств и систем: сборник научных трудов / А.В. Муратов, О.Ю. Макаров. – Воронеж, Воронежский государственный технический университет. – 2019. – С. 133.

Воронежский государственный технический университет

112

УДК 65.011.56

МЕТОДИКА ПРОВЕДЕНИЯ ИСПЫТАНИЙ ТРАНЗИСТОРОВ НА ИМПУЛЬС ТОКА В ИНДУКТИВНОЙ НАГРУЗКЕ

К.Г Филаретова, Л.Н. Никитин, А.С. Костюков, И.В. Свиридова

В статье рассматривается устройство для проведения испытаний MOSFET-транзисторов на одиночный импульс или серию импульсов тока в индуктивной нагрузке. А так же методика проведения данных испытаний.

Ключевые слова: MOSFET-транзистор, методика испытаний, импульс тока.

В настоящее время MOSFET-транзисторы получили широкое применение в таких устройствах как импульсные источники питания, так же они используются для управления электродвигателямии и в автоэлектронике (система зажигания). Не каждый полупроводниковый элемент способен выдерживать резкий рост напряжения и тока, когда по схеме нагрузкой является индуктивность. Это приводик к выходу транзисторов из строя. Поэтому MOSFET-транзисторы очень популярны из-за своей способности выдерживать мощные импульсы тока и напряжения. Но перед установкой полевых транзисторов в электрические схемы устройств целесообразно проводить их испытания на лавинный пробой. Структурная схема устройства для проведения испытаний приведена на рисунке.

Структурная схема устройства для проведения испытаний транзисторов

113

Устройство состоит из источника питания, генератора импульсов, индуктивной нагрузки L1, токосъемного резистора R1. Генератор задает одиночные импульсы или серию импульсов с частотой 5 Гц. Источник питания задает напряжение от 10 В до 50 В. В качестве индуктивной нагрузки в цепи стока испытуемого полевого транзистора используется индуктивность 10мГн ± 3%. При включении транзистора в индуктивной нагрузке разгоняется линейно нарастающий ток.

Данное устройство позволяет устанавливать значение тока в цепи в диапазоне от 1 А до 20 А, при котором происходит выключение полевого транзистора. Энергия, накопленная в индуктивной нагрузке к моменту выключения полевого транзистора, вызывает всплеск напряжения на стоке транзистора и может вызывать его пробой. Величина энергии определяется индуктивностью нагрузки и разгоняемым в ней током.

Методика проведения испытаний транзисторов на импульс тока в индуктивной нагрузке

Методика подтверждения устойчивости полевого транзисторов к воздействию лавинной энергии одиночного импульса заключается в проверке способности транзистора к рассеиванию лавинной энергии одиночного импульса или серии импульсов с сохранением электрических параметров.

Перед проведением испытаний измеряют параметрыкритерии годности:

1.Тест контактирования.

2.Тестирование защитного диода.

3-4. Ток утечки затвора ГОСТ 20398.6-74.

5.Замер порогового напряжения ГОСТ 20398.7-74.

6.Пробивное напряжение сток-исток ГОСТ 272664-87.

7.Ток утечки сток-исток ГОСТ 20398.12-80, ГОСТ

20398.8-74.

8.Сопротивление открытого транзистора ГОСТ

20398.19-80.

Если прибор оказался годным проводятся испытания на лавинный пробой. Испытания на воздействие одиночного импульса проводят на установке по структурной схеме, приведенной на рисунке выше. Для снятия осциллограмм в КТ1 исполь-

зуется осциллограф Tektronix TDS 2012 B.

114

Для проведения испытаний транзистор устанавливают в контактное устройство макета, значения напряжения в КТ1 рассчитывается по формуле:

UКТ = Iуст ∙Rт ,

где Iуст − ожидаемое значение тока в цепи;

Rт = 0,1 Ом – номинал токосъемного резистора. Рассчитаем значение напряжения в КТ1 согласно фор-

муле, полученные значения представлены в таблице.

После проведения испытаний проводится повторный замер по параметрам-критериям годности. Транзистор считается устойчивым к воздействию лавинной энергии одиночного импульса, если после испытаний параметры-критерии годности соответствуют требованиям ТУ.

Литература

1. Никитин Л.Н. Испытания, контроль и диагностика радиоэлектронной аппаратуры / Л.Н. Никитин. - Воронеж: ФГБОУ ВО "Воронежский государственный технический университет". 2009г. С. 247.

2.Устойчивость MOSFET транзистора к импульсам тока в индуктивной нагрузке/Компоненты и технологии. - №2. - 2005.

3.Рассмотрение лавинных процессов транзисторов серии CoolMos при их использовании в импульсных источниках электропитания/Силовая электроника. - №3. - 2006.

115

4. Муратов А.В. Проблемы обеспечения надежности и качества приборов, устройств и систем: сборник научных трудов / А.В. Муратов, О.Ю. Макаров. – Воронеж, Воронежский государственный технический университет. – 2019. – С. 133.

Воронежский государственный технический университет

116

УДК 65.011.56

РЕАЛИЗАЦИЯ НЕЙРОННОЙ СЕТИ ПРЯМОГО РАСПРОСТРАНЕНИЯ НА ПЛИС

М.В. Хорошайлова, Р.Н. Хорошайлов

Эта статья описывает исследования, направленные на анализ различных решений для реализации архитектуры нейронной сети на основе ПЛИС.

Ключевые слова. ПЛИС, нейронные сети, Verilog.

Введение. Архитектуры программируемых логических интегральных схем (ПЛИС) очень распространены в области вычислительной электроники [1], [2], [3]. Модели цифровой обработки сигналов (ЦОС), часто анализируемые в высокоуровневых средах, демонстрируют жесткие ограничения производительности, недостатком которых, несмотря на постоянный прогресс в разработке модулей с плавающей запятой (FPU), является низкое число операций с плавающей запятой в секунду (FLOPS). По сравнению с реализацией микроконтроллера ПЛИС использует концепции настройки и распараллеливания для повышения пропускной способности вычислительной системы [5]. Адаптация позволяет разработчику на языке описания оборудования (HDL) создавать внутреннюю архитектуру системы вплоть до передачи регистра.

Нейронные сети во встроенных системах часто реализуются на микроконтроллерных устройствах [7]. Реализация нейронной сети на микроконтроллере, даже если она построена с простой целочисленной арифметикой, не имеет повышения производительности параллельного проектирования. Выбор реализации архитектуры нейронной сети на ПЛИС выгоден с точки зрения настройки и распараллеливания различными способами.

Нейронная сеть прямого распространения. Нейронная сеть прямой связи, состоит из одного скрытого слоя из 10 нейронов и описывается уравнениями:

117

Реализация на ПЛИС. После синтеза и программирования на устройстве ПЛИС ядро можно запрограммировать и отладить с помощью цепочки инструментов JTAG, работающей в среде Eclipse. Язык описания аппаратуры Verilog синтезируются как параллельные блоки внутреннего арифметического логического устройства (ALU), как показано на рис. 1, когда пользовательская инструкция вызывается из памяти команд, операнды передаются в пользовательскую логику и, согласно типу пользовательской инструкции (комбинаторной или последовательной), результат собирается после определенного количества тактов.

Рис. 1. Реализация пользовательской логики в ALU

118

Использование LUT (s) для вычислений. Функция активации. Основной проблемой в производительности для нейронных сетей является вычисление функции активации для скрытого слоя. Вычисление этой функции с использованием программных функций «полной точности» часто слишком медленной. Вместо вычисления функции активации, альтернативным решением является ее выборка. Здесь функция не была выбрана с равномерным и постоянным интервалом между точками отбора. Это связано с тем, что функция активации принимает почти постоянные значения вблизи точек насыщения. Здесь использовано расстояние между выборкой и следующей будет обратно пропорционально наклону функции в точке выборки.

Реализованный блок имеет один вход, который разделен на знак, экспоненту и мантиссу. Благодаря использованию подходящей цепочки IF-THEN-ELSE входное значение обращается к определенной записи в LUT, которая распространяется как выходная. Если величина входного значения больше, чем значения насыщенности, подходящее постоянное значение распространяется как выходное значение. Результатом синтеза этой структуры IF-THEN-ELSE является очень длинная цепочка компараторов. Распространение сигнала по этой цепочке может быть долгим, поэтому для обеспечения стабильности результата была введена настраиваемая задержка в 4 такта (задержка контролируется простым счетчиком, который можно изменить в соответствии с размером LUT).

Поток данных арифметического ядра. Вычисление арифметического ядра начинается с загрузки первой выборки из банка входных данных в блок MAC. Ядро содержит в своей внутренней памяти веса и смещения FFNN. Эта память обращается непосредственно к блоку управления Time Machine. Поскольку MAC вычисляет скрытый уровень, каждый нейрон будет иметь значение смещения, которое должно быть добавлено к взвешенному входу. Это значение смещения предварительно загружается в 32-разрядный аккумулятор DFF с использованием

Bias MUX.

Входы и веса умножаются, а результаты добавляются к предварительно загруженному смещению. Поскольку скрытый слой имеет только один вход, MAC выполняется для первого нейрона, а результат распространяется на следующий блок, где

119

вычисляется функция активации Результат отправляется в экспоненциальный арифметический блок, выход которого соединен с сумматором, который суммирует результат с постоянным значением 1.

Рис. 2. Блок-схема Logsig

Затем результат инвертируется, и значение активации первого нейрона наконец записывается в RAM обратной связи. Эта операция повторяется для 10 нейронов, заполняя оперативную память значениями активации скрытого слоя. Затем Time Machine переключает Layer Select MUX так, что блок MAC те-

перь подключен к RAM обратной связи. Смещение выходного нейрона предварительно загружено в аккумулятор, и MAC вычисляет взвешенную сумму всех значений активации из скрытого слоя. Это выходной результат сети, который сохраняется в банке выходных данных.

Заключение. Был представлен вариант реализации нейронной сети в среде ПЛИС. Использовались преимущества программного процессора, аппаратные ускорители для ускорения как вычисления элементарных произведений нейронов, так и вычисления нелинейных функций активации для скрытого слоя. Используя аппаратное ускорение программного процессора для операций с плавающей запятой, альтернативное полиномиальное приближение для функций активации было реализовано и протестировано на производительность.

В предположении использования сети в качестве формы DSP для интеллектуальных датчиков или систем управления точность может быть использована для более быстрой и меньшей системы с фиксированной или целочисленной системой. Более того, всегда можно добиться улучшения производительности всей системы, если использовать более сложные и надеж-

120