2.2. Синтез двоичного шифратора на логических элементах

Простота алгоритма преобразования делает шифратор удобным объектом для выработки навыков синтеза комбинационных схем. Построим шифратор с 7 входами и нулевым состоянием, управляемый низким входным уровнем. Выходной код этого шифратора согласно соотношению (2.1) будет состоять из int (log₂7) = 3 разрядов. По словесному описанию составим таблицу функционирования:

__ __ __ __ __ __ __

X₁ X₂ X₃ X₄ X₅ X₆ X₇ А₂ А₁ А₀

1 1 1 1 1 1 1 0 0 0

0 1 1 1 1 1 1 0 0 1

1 0 1 1 1 1 1 0 1 0

1 1 0 1 1 1 1 0 1 1

1 1 1 0 1 1 1 1 0 0

1 1 1 1 0 1 1 1 0 1

1 1 1 1 1 0 1 1 1 0

1 1 1 1 1 1 0 1 1 1

В принципе существует несколько способов синтеза логических функций А_i (i = 0…2), соответствующих этой таблице.

А. В простейшем случае (факультативная шифрация) логические формулы функций могут иметь вид:

А₀= X₁vX₃vX₅vX₇ =

А₁= X₂vX₃vX₆vX₇ = (2.2)

А₂= X₄vX₅vX₆vX₇ =

Такое решение дает минимальный объем аппаратных средств (по 0,5 корпуса микросхемы ЛА1 на каждый выход). Однако функции А_i определены в таблице истинности не на полном множестве комбинаций входных сигналов, т.е. факультативно. Проанализируем их значения при произвольном (неунитарном) наборе на входах. Полное возможное количество входных комбинаций составляет 2⁷=128, то есть существует 120 комбинаций с неопределенностью. Рассмотрим, например, какой код будет на выходе, согласно (2.2), при X₂&X₄=1, или X₃&X₅=1, X₁&X₄ =1 и так далее. Полученные коды не соответствуют ни одному из номеров входов – устройство оказалось незащищенным от неправильного использования. Его следует применять только для шифрации положения переключателей с обегающим контактом и других подобных устройств, в которых одновременное появление активных уровней на нескольких входах кодера невозможно в принципе.

Б. Повторим исходную таблицу истинности в положительной логике:

X1 X2 X3 X4 X5 X6 X7 А2 А1 А0

0 0 0 0 0 0 0 0 0 0

1 0 0 0 0 0 0 0 0 1

0 1 0 0 0 0 0 0 1 0

0 0 1 0 0 0 0 0 1 1

0 0 0 1 0 0 0 1 0 0

0 0 0 0 1 0 0 1 0 1

0 0 0 0 0 1 0 1 1 0

0 0 0 0 0 0 1 1 1 1

Исключить ложные коды можно, записав логические функции в классической СДНФ:

, (2.3)

где – логические произведения инверсий всех аргументов, кроме указанного в индексе (например, ). А₁ и А₂ определяются аналогично. Оценка затрат аппаратных средств – 12,5 корпуса. Можно было бы записать А_i и в виде СКНФ: А₀=(X₁v(v ))&(.......) и так далее, но не выпускается шестивходовых микросхем ИЛИ, поэтому аппаратная реализация будет еще более громоздкой. Результат такого пути синтеза формально точен – ложные коды при X_j& = 1 отсутствуют, но с инженерной точки зрения потеря входных сигналов при их взаимном наложении зачастую недопустима.

В. На практике выбран третий путь синтеза – по приоритетной таблице функционирования. При этом чисто договорно задают, какой вход имеет приоритет над остальными (обычно вход с большим номером – над всеми входами с меньшими номерами). Тогда таблица функционирования будет иметь вид:

__ __ __ __ __ __ __

X₁ X₂ X₃ X₄ X₅ X₆ X₇ А₂ А₁ А₀

1 1 1 1 1 1 1 0 0 0

0 1 1 1 1 1 1 0 0 1

Ф 0 1 1 1 1 1 0 1 0

Ф Ф 0 1 1 1 1 0 1 1

Ф Ф Ф 0 1 1 1 1 0 0

Ф Ф Ф Ф 0 1 1 1 0 1

Ф Ф Ф Ф Ф 0 1 1 1 0

Ф Ф Ф Ф Ф Ф 0 1 1 1

Здесь знак Ф означает произвольное, несущественное для функционирования устройства значение аргумента. Видно, что в этом варианте нужно создавать вдвое меньше логических произведений (по 6-5-4..1-0 штук) и для А₀, например, логическое уравнение будет иметь вид:

(2.4)

Соответствующие уравнения для А₁ и А₂ студентам следует составить самим. С точки зрения затрат это означает, что нужно 6 схем приоритета: одна с шестью входами, одна с пятью и т.д., т.е. схема остается громоздкой. Первый путь ее упрощения – использовать одни и те же конъюнкции многократно, т.е. построить схему последовательного логического умножения с промежуточными отводами (нарисуйте такую схему шифратора). Затраты аппаратных средств составят 8 корпусов с резервом. Недостаток этого решения – разное время прохождения сигнала от X_i до А_j, т.е. наличие критических состязаний второго вида (ложные коды в момент установления нового значения). Второй путь – выявить в формулах А_j лишние вхождения аргументов: ведь если одновременно X₁=1 и X₅=1, то проход X₁ на А₀ блокировать уже не нужно и так далее. База такой минимизации – теорема разложения в инверсном виде (по /8/, формула 1.27):

X_pv f (X_n,..., ,...,X₁)=X_pv f (X_n,...,1,...,X₁). (2.5)

В нашем случае и так далее. Отсюда, последовательно применяя (2.5) к X₇, X₆, X₅, получим

(2.6)

Соответствующая принципиальная схема приведена на рис. 2.2 (условный расход комплектующих составляет 5,25 корпуса).

Рис. 2.2

Схема выполняет заданную функцию и соответствует таблице функционирования, однако, во-первых, четырехвходовые микросхемы ИЛИ не выпускаются промышленностью, во-вторых, разное количество логических элементов между входом и выходом для разных аргументов ведет к критическим состязаниям второго вида (ложные коды низкоприоритетных входов в момент установления новой пары значений). Для получения работоспособной схемы студентам следует самостоятельно переработать схему, приведенную на рис. 2.2. Следует заменить схемы 4ИЛИ на 4НЕ-ИЛИ, ввести инверторы на выходы схем И, а также изменить длину путей от входов до выходов с помощью дополнительных инверторов так, чтобы инверсии высокоприоритетных сигналов приходили на логику раньше, чем низкоприоритетные сигналы. Переработанную схему следует привести в отчете.