- •1.1 Классы устройств вм и систем
- •1.2 Операционные устройства (оу)
- •1.3 Операционный и управляющий автоматы.
- •1.4 Структурная организация оа
- •1.2 Функциональная организация вм и системы (Архитектура системы)
- •1.2.1 Устройство управления (уу). Принцип программного управления
- •1.2.2 Защита информации
- •1.2.3 Страничная адресация
- •1.2.3 Защита информации при страничной адресации
- •1.3 Структуры вычислительных и информационных систем
- •1.3.1 Перспективы совершенствования архитектуры вм и вс
- •Контрольные вопросы
- •2.1 Логические основы вм и информационных систем
- •2.1.1 Комбинационные схемы и цифровые автоматы
- •2.1.2 Функционально полный набор логических элементов
- •2.2 Минимизация переключательных функций
- •2.3 Методы получения сокращенной днф из сднф
- •2.3.1 Метод Квайна-Мак-Класки (алгебраический метод)
- •Метод Квайна (метод импликантных матриц)
- •2.3.3 Метод Квайна – Мак-Класки (с использованием числового представления функций алгебры логики)
- •2.3.4 Минимизация переключательных функций с помощью диаграмм Карно-Вейча
- •2.3.5 Синтез комбинационных и накапливающих схем в базисах и, или, не; и-не; или-не
- •2.3.6 Метод синтеза дискретных схем на базе программируемых логических матриц (плм ) с помощью эволюционных вычислений
- •Контрольные вопросы
- •3.1. Синхронные и асинхронные триггерные схемы на потенциальных элементах
- •Триггер d-типа, dv-типа
- •Триггеры т-типа
- •Схемные варианты триггеров
- •Помехозащищенные триггеры
- •Применение триггерных схем
- •Подавление дребезга контактов
- •Логические состояния и «иголки» («мерцания»)
- •3.2 Контрольные вопросы
- •3.3 Счетчики
- •3.4 Счетчики со сквозным переносом
- •3.5 Синтез счетчиков с модулем счета к≠2n.
- •Вычисление логических условий
- •3.6.1 Схемы сравнения слов с константами
- •3.6.2 Схемы сравнения на равенство
- •Схемы сравнения на больше-меньше
- •Контрольные вопросы
- •4.1 Абстрактная модель цифрового автомата (ца).
- •4.2 Способы задания автоматов. Автоматы Мили и Мура.
- •4.3 Минимизация абстрактных автоматов (аа)
- •4.4 Структурный автомат (са). Канонический метод структурного синтеза автоматов.
- •4.5 Пример канонического метода структурного синтеза автоматов на т-триггерах
- •4.6 Функционирование автоматов во времени
- •4.7 Синтез автоматов Мили и Мура по граф-схеме алгоритма (гса)
- •4.8 Синтез автомата Мура на d-триггерах
- •5.1 Классификация элементов эвм
- •5.2 Характеристики логических элементов
- •Статические параметры логических элементов
- •Динамические параметры логических элементов
- •Диодно-транзисторная логика
- •Транзисторно-транзисторные логические элементы.
- •5.4.1 Транзисторно-транзисторные логические элементы с простым инвертором
- •5.4.2 Транзисторно-транзисторные логические элементы со сложным инвертором
- •5.4.3 Транзисторно-транзисторные логические элементы с диодами Шотки
- •Транзисторные логические элементы, связанные эмиттерами (эсл-элементы, элементы с эмиттерными связями).
- •5.5.1 Электрические схемы и принцип работы логических элементов эсл
- •5.5.2 Основные характеристики и параметры элементов эсл
- •Инжекционная интегральная схемотехника
- •Логические элементы на полевых транзисторах
- •5.7.1 Статические характеристики мдп-транзисторов с индуцированным
- •Инвертор с линейной нагрузкой
- •5.7.4 Инвертор на мдп-транзисторах с нелинейной нагрузкой
- •Инверторы с квазилинейной и токостабилизирующей нагрузками
- •5.7.5 Инверторы на кмдп–транзисторах
- •5.7.6 Логические элементы на полевых мдп-транзисторах с одним типом проводимости
- •5.7.7 Логические элементы на комплементарных кмдп-транзисторах.
- •Физические основы использования элементов информационных систем в оптическом диапазоне
- •Полупроводниковые источники излучения
- •5.8.2 Полупроводниковые приемники излучения
- •5.8.3 Фоторезисторы
- •5.8.4 Фотодиоды
- •5.8.5 Фототранзисторы
- •Оптроны и оптоэлектронные микросхемы.
- •Оптоэлектронные микросхемы
- •6.1 Назначение, основные виды запоминающих устройств (зу)
- •6.2 Структура памяти универсальной эвм
- •6.3 Иерархическая структура зу
- •6.3.1 Оперативная память
- •6.3.2 Регистровая кэш-память
- •6.4 Запоминающие утройства на интегральных микросхемах (имс)
- •Классификация интегральных микросхем памяти
- •6.4.2 Зу на интегральных микросхемах
- •6.4.3 Статическое зу на биполярных транзисторах
- •6.4.4 Запоминающие элементы на моп-структурах
- •6.5 Организация оперативной памяти (оп)
- •6.5.1 Многоблочная оп
- •6.5.2 Оп с многоканальным доступом
- •6.5.3 Оп с расслоением сообщений
- •6.5.4 Включение модулей пзу в адресное пространство оп
- •6.5.5 Переключаемые банки памяти
- •6.6 Буферные (сверхоперативные) зу, кэш-память.
- •6.7 Бзу с прямой адресацией
- •6.8 Зу с стековой адресацией
- •6.9 Зу с магазинной организацией
- •6.10 Буферные зу с ассоциативной адресацией
- •6.11 Постоянные запоминающие устройства (пзу)
- •6.11.1 Пзу с масочным программированием (пзу)
- •6.11.2 Программируемые пзу (ппзу)
- •6.11.3 Программируемые логические матрицы (плм)
- •6.11.4 Логическое проектирование с использованием плм
- •7.1 Устройства и системы цифро-аналогового и аналого-цифрового преобразования сигналов
- •Дискретизация сигналов. Теорема в.А. Котельникова.
- •Узлы цифро-аналоговых средств сопряжения
- •Основные характеристики цап и ацп
- •7.4.1 Схема выборки-хранения
- •7.4.2 Цап с двоично-взвешенными сопротивлениями
- •7.4.3 Цап на основе резистивной матрицы r-2r
- •Аналого-цифровые преобразователи (ацп) последовательного преобразования. Ацп поразрядного уравновешивания. Ацп двойного интегрирования
- •Ацп последовательного преобразования
- •7.5.2 Ацп двойного интегрирования
- •7.5.3 Ацп поразрядного уравновешивания
- •Ацп параллельного преобразования
- •8 Датчики электронных информационных систем безопасности. Организация шин
- •8.2.1. Термометры на рn-переходах
- •Резистивные термометры
- •Принципы работы тензодатчика
- •Полупроводниковые тензодатчики
- •Мостовые схемы
- •Компрессионные акселерометры
- •Сдвиговые акселерометры
- •Калибровка
- •Вибростенды
- •8.9. Преобразователи давления
- •Применения
- •8.10. Датчики смещения
- •8.11. Датчики потока
- •Тепловые измерители потока
- •Механические измерители потока
- •Гидродинамические (аэродинамические) измерители потока
- •Электромагнитные измерители потока
- •Ультразвуковые датчики потока
- •Шина процессор - память
- •Шина ввода/вывода
- •Системная шина
6.5.2 Оп с многоканальным доступом
Ресурсы ОП используются несколькими устройствами – процессором и каналами ввода-вывода (КВВ). Эти устройства функционируют одновременно и независимо друг от друга, генерируя обращение к памяти с целью записи слов информации. Поскольку в каждый момент времени память может обслуживать только одно обращение, т.е. только одно устройство, возникает задача распределения ресурсов памяти между несколькими устройствами. Память, ресурсы которой распределяются между несколькими потребителями (каналами), называется памятью с многоканальным доступом.
Правило выбора канала, которому будет предоставлено обслуживание, определяется дисциплиной обслуживания. Наиболее естественной является дисциплина обслуживания в порядке поступления запросов, при которой первым обслуживается запрос, поступивший ранее других запросов. Конфликтная ситуация, возникающая при одновременном поступлении запросов от нескольких каналов, разрешаетсяпутём присваивания каналам различных приоритетов. Приоритет задаётся числом.
Обозначим сигналы запросов к памяти от каналов 1, ... М переменными λ1, ... , λmи сигналы, разрешающие соответствующим каналам доступ к памяти, переменными р1, ... рм. Сигнал рк может принять единичное значение, если одновременно выполняются следующие три условия:
1. имеется запрос λкк памяти от канала;
2. отсутствуют запросы λ1, ... , λк-1 от каналов с более высокими приоритетами;
3. не начато обслуживание каналов k+1, …, M,т.е. отсутствуют сигналы pk+1,…,pM.
Таким образом, переменные рк являются следующими формами других переменных:
рк
=
В случае четырёх каналов доступа к ОП имеем:
Меньшее значение числа рiсоответствует более высокому приоритету, т.е. большему праву на предоставление обслуживания. Такая процедура обслуживания называется обслуживанием с относительным приоритетом.
Принцип построения памяти с многоканальным доступом и схемой анализа приоритетов (САП) на рисунке 6.12.
Рисунок 6.12 – Принцип построения ОП с многоканальным доступом
Совокупность цепей, составляющих интерфейс ОП, поступает с каналов К1, К2, К3 и от процессора К4. Каналы генерируют запросы λк, принимающие значение 1 в момент обращения к памяти с целью записи или чтения слова информации. Эти сигналы обрабатываются схемой анализа приоритетов (САП), реализующей систему функций 6.1. В любой момент времени только один сигнал Рк может принять значение 1. Этот сигнал подключает один канал к ОП. Канал будет связан с памятью до тех пор, пока λк = 1, т.е. до конца обслуживания соответствующего моменту окончания цикла записи-чтения. В этот период все остальные запросыожидают момента окончания обслуживания, после которого схема выберет на обслуживание очередной запрос с наивысшим приоритетом.
Приоритеты разделяются следующим образом. Низший приоритет присваивается процессору, более высокие – каналам ввода-вывода, причём каналу с большим быстродействием присваивается больший приоритет. Такое распределение приоритетов между процессором и каналом объясняется тем, что каналы, к которым подключены ВЗУ, не могут долго ждать – большое время ожидания приводит к потере информации, записанной или считываемой с непрерывно движущегося носителя. Процессор может ожидать обслуживания сколь угодно долго, в результате этого уменьшается лишь его быстродействие. Указанное распределение приоритетов приводит к тому, что процессор работает в режиме приостановок: в моменты обмена информацией между внешним устройством и ОП процессор простаивает. В результате этого быстродействие процессора зависит от интенсивности потока информации между ОП и внешними устройствами и уменьшается с ростом интенсивности потока.
