- •1.1 Классы устройств вм и систем
- •1.2 Операционные устройства (оу)
- •1.3 Операционный и управляющий автоматы.
- •1.4 Структурная организация оа
- •1.2 Функциональная организация вм и системы (Архитектура системы)
- •1.2.1 Устройство управления (уу). Принцип программного управления
- •1.2.2 Защита информации
- •1.2.3 Страничная адресация
- •1.2.3 Защита информации при страничной адресации
- •1.3 Структуры вычислительных и информационных систем
- •1.3.1 Перспективы совершенствования архитектуры вм и вс
- •Контрольные вопросы
- •2.1 Логические основы вм и информационных систем
- •2.1.1 Комбинационные схемы и цифровые автоматы
- •2.1.2 Функционально полный набор логических элементов
- •2.2 Минимизация переключательных функций
- •2.3 Методы получения сокращенной днф из сднф
- •2.3.1 Метод Квайна-Мак-Класки (алгебраический метод)
- •Метод Квайна (метод импликантных матриц)
- •2.3.3 Метод Квайна – Мак-Класки (с использованием числового представления функций алгебры логики)
- •2.3.4 Минимизация переключательных функций с помощью диаграмм Карно-Вейча
- •2.3.5 Синтез комбинационных и накапливающих схем в базисах и, или, не; и-не; или-не
- •2.3.6 Метод синтеза дискретных схем на базе программируемых логических матриц (плм ) с помощью эволюционных вычислений
- •Контрольные вопросы
- •3.1. Синхронные и асинхронные триггерные схемы на потенциальных элементах
- •Триггер d-типа, dv-типа
- •Триггеры т-типа
- •Схемные варианты триггеров
- •Помехозащищенные триггеры
- •Применение триггерных схем
- •Подавление дребезга контактов
- •Логические состояния и «иголки» («мерцания»)
- •3.2 Контрольные вопросы
- •3.3 Счетчики
- •3.4 Счетчики со сквозным переносом
- •3.5 Синтез счетчиков с модулем счета к≠2n.
- •Вычисление логических условий
- •3.6.1 Схемы сравнения слов с константами
- •3.6.2 Схемы сравнения на равенство
- •Схемы сравнения на больше-меньше
- •Контрольные вопросы
- •4.1 Абстрактная модель цифрового автомата (ца).
- •4.2 Способы задания автоматов. Автоматы Мили и Мура.
- •4.3 Минимизация абстрактных автоматов (аа)
- •4.4 Структурный автомат (са). Канонический метод структурного синтеза автоматов.
- •4.5 Пример канонического метода структурного синтеза автоматов на т-триггерах
- •4.6 Функционирование автоматов во времени
- •4.7 Синтез автоматов Мили и Мура по граф-схеме алгоритма (гса)
- •4.8 Синтез автомата Мура на d-триггерах
- •5.1 Классификация элементов эвм
- •5.2 Характеристики логических элементов
- •Статические параметры логических элементов
- •Динамические параметры логических элементов
- •Диодно-транзисторная логика
- •Транзисторно-транзисторные логические элементы.
- •5.4.1 Транзисторно-транзисторные логические элементы с простым инвертором
- •5.4.2 Транзисторно-транзисторные логические элементы со сложным инвертором
- •5.4.3 Транзисторно-транзисторные логические элементы с диодами Шотки
- •Транзисторные логические элементы, связанные эмиттерами (эсл-элементы, элементы с эмиттерными связями).
- •5.5.1 Электрические схемы и принцип работы логических элементов эсл
- •5.5.2 Основные характеристики и параметры элементов эсл
- •Инжекционная интегральная схемотехника
- •Логические элементы на полевых транзисторах
- •5.7.1 Статические характеристики мдп-транзисторов с индуцированным
- •Инвертор с линейной нагрузкой
- •5.7.4 Инвертор на мдп-транзисторах с нелинейной нагрузкой
- •Инверторы с квазилинейной и токостабилизирующей нагрузками
- •5.7.5 Инверторы на кмдп–транзисторах
- •5.7.6 Логические элементы на полевых мдп-транзисторах с одним типом проводимости
- •5.7.7 Логические элементы на комплементарных кмдп-транзисторах.
- •Физические основы использования элементов информационных систем в оптическом диапазоне
- •Полупроводниковые источники излучения
- •5.8.2 Полупроводниковые приемники излучения
- •5.8.3 Фоторезисторы
- •5.8.4 Фотодиоды
- •5.8.5 Фототранзисторы
- •Оптроны и оптоэлектронные микросхемы.
- •Оптоэлектронные микросхемы
- •6.1 Назначение, основные виды запоминающих устройств (зу)
- •6.2 Структура памяти универсальной эвм
- •6.3 Иерархическая структура зу
- •6.3.1 Оперативная память
- •6.3.2 Регистровая кэш-память
- •6.4 Запоминающие утройства на интегральных микросхемах (имс)
- •Классификация интегральных микросхем памяти
- •6.4.2 Зу на интегральных микросхемах
- •6.4.3 Статическое зу на биполярных транзисторах
- •6.4.4 Запоминающие элементы на моп-структурах
- •6.5 Организация оперативной памяти (оп)
- •6.5.1 Многоблочная оп
- •6.5.2 Оп с многоканальным доступом
- •6.5.3 Оп с расслоением сообщений
- •6.5.4 Включение модулей пзу в адресное пространство оп
- •6.5.5 Переключаемые банки памяти
- •6.6 Буферные (сверхоперативные) зу, кэш-память.
- •6.7 Бзу с прямой адресацией
- •6.8 Зу с стековой адресацией
- •6.9 Зу с магазинной организацией
- •6.10 Буферные зу с ассоциативной адресацией
- •6.11 Постоянные запоминающие устройства (пзу)
- •6.11.1 Пзу с масочным программированием (пзу)
- •6.11.2 Программируемые пзу (ппзу)
- •6.11.3 Программируемые логические матрицы (плм)
- •6.11.4 Логическое проектирование с использованием плм
- •7.1 Устройства и системы цифро-аналогового и аналого-цифрового преобразования сигналов
- •Дискретизация сигналов. Теорема в.А. Котельникова.
- •Узлы цифро-аналоговых средств сопряжения
- •Основные характеристики цап и ацп
- •7.4.1 Схема выборки-хранения
- •7.4.2 Цап с двоично-взвешенными сопротивлениями
- •7.4.3 Цап на основе резистивной матрицы r-2r
- •Аналого-цифровые преобразователи (ацп) последовательного преобразования. Ацп поразрядного уравновешивания. Ацп двойного интегрирования
- •Ацп последовательного преобразования
- •7.5.2 Ацп двойного интегрирования
- •7.5.3 Ацп поразрядного уравновешивания
- •Ацп параллельного преобразования
- •8 Датчики электронных информационных систем безопасности. Организация шин
- •8.2.1. Термометры на рn-переходах
- •Резистивные термометры
- •Принципы работы тензодатчика
- •Полупроводниковые тензодатчики
- •Мостовые схемы
- •Компрессионные акселерометры
- •Сдвиговые акселерометры
- •Калибровка
- •Вибростенды
- •8.9. Преобразователи давления
- •Применения
- •8.10. Датчики смещения
- •8.11. Датчики потока
- •Тепловые измерители потока
- •Механические измерители потока
- •Гидродинамические (аэродинамические) измерители потока
- •Электромагнитные измерители потока
- •Ультразвуковые датчики потока
- •Шина процессор - память
- •Шина ввода/вывода
- •Системная шина
1.2.3 Страничная адресация
При страничной организации адресации вся память делится на равные части определенного размера.
Страничный способ адресации не имеет никакого отношения к физической организации памяти системы. Этот способ просто используется для указания адреса с помощью меньшего количества разрядов, чем это имеет место при однокомпонентных способах адресации. При страничном способе адресации команда содержит только адреса на странице (рисунок 7.14 в, г, д); номер страницы определяется несколькими путями с помощью команды, формирующий абсолютный адрес:
-адресация на базовой странице. Номеру страницы присваивается нулевое значение, т.е. абсолютный адрес формируется из нулевой (базовой) страницы памяти;
-адресация с использованием текущей страницы. Номер страницы устанавливается равным значениям старших разрядов счетчика команд, при этом адрес располагается на той странице, где находится выполняемая команда (на текущей странице);
-адресация с использованием регистра страницы. Номер страницы определяется по содержимому регистра страниц, в которой предварительно программным путем загружается требуемый номер страницы.
Хотя при этом способе адресации уменьшается длина адреса для многих команд, все-таки иногда необходимо указывать полный адрес. Следовательно, ЭВМ, имеющие страничную адресацию, должны располагать и другими способами адресации, такими, как абсолютная и косвенная регистровая адресация.
Страничную адресацию использует ЭВМ 6809, MCS-48 (память данных), MCS-48 (память команд) и др.
На представленном рисунке 1.5 16-разрядный абсолютный адрес может быть поделен на два элемента: 8-разрядный номер страницы указывает какая из 256 страниц содержит требуемый байт информации; 8-разрядный адрес на странице задает местоположение байта в пределах 256-байтовой страницы.
0000
A)
00FF
0100
01FF
0200
02FF
FF00
FFFF
Б
№ страницы
Адрес на стр.
В)
ОП
Г
)
Счетчик команд (РС) ОП
Исполнительный адрес
Д
)
Регистр
страниц ОП
Рисунок 1.5 – Формирование страничных адресов
где: А) – деление адресного пространства;
Б) – адресное значение;
В) – адресация с использованием базовой страницы;
Г) - адресация с использованием текущей страницы;
Д) - адресация с использованием регистра страницы.
Аппаратура страничной организации памяти может быть реализована по следующему принципу.
Разделим (мысленно) всю главную память на страницы, т.е. на равные части определенного размера. Например, размер страницы в разных ЭВМ принимался равным от 512 до 4096 слов, а количество страниц в главной памяти от 16 до 64 или даже от 128 и более. Тогда адрес любой ячейки памяти можно представить себе состоящим из двух частей: старшие разряды – номер страницы, младшие – номер ячейки в странице («номер строки»). Это относится как к тем адресам, которые записаны в тексте программы на машинном языке (математические или виртуальные адреса), так и к тем исполнительным адресам, которые передаются запоминающим устройствам при обращении к ним (физические адреса). Формирование исполнительных адресов состоит в подмене номера страницы в математическом адресе (математического номера страницы) некоторым другим, физическим номером страницы. Эта подмена выполняется при каждом обращении к памяти аппаратурой формирования исполнительных адресов, а соответствие между математическими и физическими адресами на определенный интервал времени устанавливает операционная система.
Как увидим далее, такое построение позволяет организовать перемещение и уплотнение информации в памяти, защиту памяти и решить другие задачи. Однако все эти задачи будут решаться с дискретностью в одну страницу. Например, при уплотнении информации система сумеет использовать «окна» в памяти, только кратные по размеру странице, при организации защиты памяти для всей страницы будет устанавливаться одинаковый статус и т.д.
Известны три основных варианта построения аппаратуры, обеспечивающей страничную организацию памяти. Эти варианты представлены на рис. 1.6.
Во всех вариантах существенную часть аппаратуры составляет ЗУ из так называемых дескрипторных регистров, в которых ОС заносит описание (description) соответствия между физическими и математическими номерами страниц. Варианты различаются, прежде всего формой, в которой представлено это описание. Занесение информации в дескриптарные регистры (ДР) является привелигированной операцией ОС.
1-й вариант (рисунок 1.6а) построен так, что количество дескрипторных регистров равно максимально возможному для одной программы количеству страниц. При этом предполагается, что если это количество равно N, то в качестве математических номеров страниц будут использоваться числа 1,2,3 , …, N или 0,1,…(N-1). Математический номер страницы в составе адреса, имеющегося в инструкции, представляет собой фактически номер дескрипторного регистра (ДР), который должен быть использован при формировании исполнительного адреса.
Информация, хранящаяся в этом варианте в ДР – это физические номера страниц, соответствующие заданным неявно (в виде номеров ДР математическим адресам).
При формировании адреса производится дешифрирование математического номера страницы, и на одном из выходов дешифраторасигналов управления появляется сигнал. Этот сигнал открывает группу вентилей (&), пропускающую на своем выходе информацию из того ДР, номер которой соответствует математическому номеру страницы. Выходы вентилей объединяются в сборку (шины), на выходе которой проходит информация из выбранного ДР, т.е. физический номер страницы, соответствующий математическому номеру страницы, содержащемуся в адресе, который был прочитан в составе команды.сигналов управления появляется сигнал. Этот сигнал открывает группу вентилей (&), пропускающую на своем выходе информацию из того ДР, номер которой соответствует математическому номеру страницы. Выходы вентилей объединяются в сборку (шины), на выходе которой проходит информация из выбранного ДР, т.е. физический номер страницы, соответствующий математическому номеру страницы, содержащемуся в адресе, который был прочитан в составе команды.
Второй вариант (рис. 1.6б) отличается тем, что каждый из ДР закреплен не за математическим номером страницы, а , наоборот, за определенной физической страницей. Информация, которую ОС засылает в дескрипторы, в этом варианте представляет собой математические адреса страниц: в ДР, соответствующий определенной физической странице, записывается математический номер, по которому программа будет обращаться к этой странице.
Выходная информация из ДР поступает на входы схем совпадения, каждая из которых соединена со своим ДР. На другие входы схем совпадения поступает математический номер страницы. Обнаруживая совпадение математического номера страницы с содержанием своего дескриптора, схема совпадения формирует сигнал = (равно).
Сигналы с выходов схем совпадения, представляющие собой как бы физический номер страницы, записанные в единичной форме, поступают на вход шифратора, который кодирует этот номер в виде двоичного числа.
3-ий вариант аппаратной реализации страничной памяти представлен на рисунке 1.6в.
Каждый из ДР состоит из двух частей. В тех частях регистров, которые на рисунке расположены слева, записываются математические адреса страниц, в правых – соответствующие им физические адреса страниц.
С левой частью каждого из ДР связана схема совпадения, так же как на рисунке 1.6б. При совпадении математического номера страницы в адресе обращения к памяти с математическим номером страницы, записанным в левой части некоторого ДР, соответствующая СП вырабатывает сигнал = (равно). Этот сигнал управляет группой вентилей, соединенной с правой частью того же ДР аналогично тому, как группы вентилей соединены с ДР-ми в схеме рисунка 1.6а. Далее как на рисунке 1.6а, выходы группвентилей объединяются сборкой, на выход которой проходит физический номер страницы, соответствующий выбираемому математическому номеру страницы.
Математический
адрес
.
.
.
.
Физический адрес операнда
Рисунок 1.6а – Варианты страничной адресации
Математический адрес
Рисунок 1.6б – Варианты страничной адресации
М
ат.
ном.стр.Физ. Ном. Строки
Рисунок 1.6в – Варианты страничной адресации
Сравнивая между собой приведенные три основных варианта, можно заметить одно принципиальное отличие 1-го варианта от 2-го и 3-го. Совокупность ДР в любом случае можно рассматривать как некоторое ЗУ специального назначения. Однако только в первом варианте оно является обычным ЗУ с адресной выборкой. Математический номер страницы в этом варианте построения аппаратуры, используется как адрес ячейки в специальной памяти, где хранится соответствующий физический номер страницы. Во 2-м и 3-м вариантах мы имеем дело фактически с ЗУ с ассоциативной выборкой.
Поэтому на основе 1-го варианта аппаратуры страничной организации памяти возможно создание такой упрощенной модификации, в которой роль ДР играл бы отведенной для этой цели участок главной памяти (рисунок 1.6г).
Математический адрес
(Физический адрес дескриптора)
(
содержимое
ячейки дескриптора)
Физический адрес
Рисунок 1.6г – Варианты страничной адресации
Аппаратура ДР заменена одним регистром, в который ОС засылает начальный физический адрес массива главной памяти, отведенного для дескрипторов. Этот массив заполняется ОС и тоже защищен от изменения в нем программами пользователей.
Формирование исполнительного адреса состоит в том, что к начальному физическому адресу дескрипторного массива добавляется как бы смещение – математический номер страницы, содержащийся в математическом адресе. В результате на выходе сумматора образуется физический адрес той ячейки ОП, в которой хранится физический номер страницы, соответствующий данному математическому номеру. По этому адресу производится вспомогательное обращение к памяти и прочитывается физический номер страницы. Далее к нему присоединяется номер строки из исходного (математического адреса).
