- •1.1 Классы устройств вм и систем
- •1.2 Операционные устройства (оу)
- •1.3 Операционный и управляющий автоматы.
- •1.4 Структурная организация оа
- •1.2 Функциональная организация вм и системы (Архитектура системы)
- •1.2.1 Устройство управления (уу). Принцип программного управления
- •1.2.2 Защита информации
- •1.2.3 Страничная адресация
- •1.2.3 Защита информации при страничной адресации
- •1.3 Структуры вычислительных и информационных систем
- •1.3.1 Перспективы совершенствования архитектуры вм и вс
- •Контрольные вопросы
- •2.1 Логические основы вм и информационных систем
- •2.1.1 Комбинационные схемы и цифровые автоматы
- •2.1.2 Функционально полный набор логических элементов
- •2.2 Минимизация переключательных функций
- •2.3 Методы получения сокращенной днф из сднф
- •2.3.1 Метод Квайна-Мак-Класки (алгебраический метод)
- •Метод Квайна (метод импликантных матриц)
- •2.3.3 Метод Квайна – Мак-Класки (с использованием числового представления функций алгебры логики)
- •2.3.4 Минимизация переключательных функций с помощью диаграмм Карно-Вейча
- •2.3.5 Синтез комбинационных и накапливающих схем в базисах и, или, не; и-не; или-не
- •2.3.6 Метод синтеза дискретных схем на базе программируемых логических матриц (плм ) с помощью эволюционных вычислений
- •Контрольные вопросы
- •3.1. Синхронные и асинхронные триггерные схемы на потенциальных элементах
- •Триггер d-типа, dv-типа
- •Триггеры т-типа
- •Схемные варианты триггеров
- •Помехозащищенные триггеры
- •Применение триггерных схем
- •Подавление дребезга контактов
- •Логические состояния и «иголки» («мерцания»)
- •3.2 Контрольные вопросы
- •3.3 Счетчики
- •3.4 Счетчики со сквозным переносом
- •3.5 Синтез счетчиков с модулем счета к≠2n.
- •Вычисление логических условий
- •3.6.1 Схемы сравнения слов с константами
- •3.6.2 Схемы сравнения на равенство
- •Схемы сравнения на больше-меньше
- •Контрольные вопросы
- •4.1 Абстрактная модель цифрового автомата (ца).
- •4.2 Способы задания автоматов. Автоматы Мили и Мура.
- •4.3 Минимизация абстрактных автоматов (аа)
- •4.4 Структурный автомат (са). Канонический метод структурного синтеза автоматов.
- •4.5 Пример канонического метода структурного синтеза автоматов на т-триггерах
- •4.6 Функционирование автоматов во времени
- •4.7 Синтез автоматов Мили и Мура по граф-схеме алгоритма (гса)
- •4.8 Синтез автомата Мура на d-триггерах
- •5.1 Классификация элементов эвм
- •5.2 Характеристики логических элементов
- •Статические параметры логических элементов
- •Динамические параметры логических элементов
- •Диодно-транзисторная логика
- •Транзисторно-транзисторные логические элементы.
- •5.4.1 Транзисторно-транзисторные логические элементы с простым инвертором
- •5.4.2 Транзисторно-транзисторные логические элементы со сложным инвертором
- •5.4.3 Транзисторно-транзисторные логические элементы с диодами Шотки
- •Транзисторные логические элементы, связанные эмиттерами (эсл-элементы, элементы с эмиттерными связями).
- •5.5.1 Электрические схемы и принцип работы логических элементов эсл
- •5.5.2 Основные характеристики и параметры элементов эсл
- •Инжекционная интегральная схемотехника
- •Логические элементы на полевых транзисторах
- •5.7.1 Статические характеристики мдп-транзисторов с индуцированным
- •Инвертор с линейной нагрузкой
- •5.7.4 Инвертор на мдп-транзисторах с нелинейной нагрузкой
- •Инверторы с квазилинейной и токостабилизирующей нагрузками
- •5.7.5 Инверторы на кмдп–транзисторах
- •5.7.6 Логические элементы на полевых мдп-транзисторах с одним типом проводимости
- •5.7.7 Логические элементы на комплементарных кмдп-транзисторах.
- •Физические основы использования элементов информационных систем в оптическом диапазоне
- •Полупроводниковые источники излучения
- •5.8.2 Полупроводниковые приемники излучения
- •5.8.3 Фоторезисторы
- •5.8.4 Фотодиоды
- •5.8.5 Фототранзисторы
- •Оптроны и оптоэлектронные микросхемы.
- •Оптоэлектронные микросхемы
- •6.1 Назначение, основные виды запоминающих устройств (зу)
- •6.2 Структура памяти универсальной эвм
- •6.3 Иерархическая структура зу
- •6.3.1 Оперативная память
- •6.3.2 Регистровая кэш-память
- •6.4 Запоминающие утройства на интегральных микросхемах (имс)
- •Классификация интегральных микросхем памяти
- •6.4.2 Зу на интегральных микросхемах
- •6.4.3 Статическое зу на биполярных транзисторах
- •6.4.4 Запоминающие элементы на моп-структурах
- •6.5 Организация оперативной памяти (оп)
- •6.5.1 Многоблочная оп
- •6.5.2 Оп с многоканальным доступом
- •6.5.3 Оп с расслоением сообщений
- •6.5.4 Включение модулей пзу в адресное пространство оп
- •6.5.5 Переключаемые банки памяти
- •6.6 Буферные (сверхоперативные) зу, кэш-память.
- •6.7 Бзу с прямой адресацией
- •6.8 Зу с стековой адресацией
- •6.9 Зу с магазинной организацией
- •6.10 Буферные зу с ассоциативной адресацией
- •6.11 Постоянные запоминающие устройства (пзу)
- •6.11.1 Пзу с масочным программированием (пзу)
- •6.11.2 Программируемые пзу (ппзу)
- •6.11.3 Программируемые логические матрицы (плм)
- •6.11.4 Логическое проектирование с использованием плм
- •7.1 Устройства и системы цифро-аналогового и аналого-цифрового преобразования сигналов
- •Дискретизация сигналов. Теорема в.А. Котельникова.
- •Узлы цифро-аналоговых средств сопряжения
- •Основные характеристики цап и ацп
- •7.4.1 Схема выборки-хранения
- •7.4.2 Цап с двоично-взвешенными сопротивлениями
- •7.4.3 Цап на основе резистивной матрицы r-2r
- •Аналого-цифровые преобразователи (ацп) последовательного преобразования. Ацп поразрядного уравновешивания. Ацп двойного интегрирования
- •Ацп последовательного преобразования
- •7.5.2 Ацп двойного интегрирования
- •7.5.3 Ацп поразрядного уравновешивания
- •Ацп параллельного преобразования
- •8 Датчики электронных информационных систем безопасности. Организация шин
- •8.2.1. Термометры на рn-переходах
- •Резистивные термометры
- •Принципы работы тензодатчика
- •Полупроводниковые тензодатчики
- •Мостовые схемы
- •Компрессионные акселерометры
- •Сдвиговые акселерометры
- •Калибровка
- •Вибростенды
- •8.9. Преобразователи давления
- •Применения
- •8.10. Датчики смещения
- •8.11. Датчики потока
- •Тепловые измерители потока
- •Механические измерители потока
- •Гидродинамические (аэродинамические) измерители потока
- •Электромагнитные измерители потока
- •Ультразвуковые датчики потока
- •Шина процессор - память
- •Шина ввода/вывода
- •Системная шина
5.7.4 Инвертор на мдп-транзисторах с нелинейной нагрузкой
U
вых
+E
п
VT1
VT2
U
вх
=
U
ЗИ2
На рис. 5.24 приведена схема инвертора, у которого нагрузкой является МДП - транзистор VT1 с каналом n-типа. Этот транзистор всегда открыт, т.к. его затвор подключен к источнику +Еп. Поскольку при открытом управляющем транзисторе VT2 для обеспечения малого значения выходного напряжения низкого уровня (логического 0) сопротивление канала открытого транзистора VT1 должно не менее, чем в 20 раз превышать сопротивление канала открытого управляющего транзистора VT2, то удельная крутизна К1 нагрузочного транзистора VT1 должна быть меньше удельной крутизны К2 управляющего транзистора. Это достигается технологическим путем на этапе изготовления элемента: нагрузочный транзистор изготавливают с узким и длинным каналом, а управляющий – с коротким и широким.
На рис. 5.24а приведены выходные характеристики нагрузочного транзистора VT1, для которого удельная крутизна К1=0,005 мА/В2 и UЗИ пор = 3В. Так как для нагрузочного транзистора выполняется условие
,
то
геометрическое место точек, удовлетворяющее
этому условию, является вольт-амперной
характеристикой резистора МДП – типа
(кривая
).
Рисунок 5.24. Выходные характеристики инвертора на МДП-транзисторах с нелинейной нагрузкой
Выходные характеристики управляющего транзистора VT2 с параметрами К2 = 0,04мА/В2 , UЗИ пор2 =3В приведены на рис. 5.24б. На этих характеристиках построена линия нагрузки, соответствующая ВАХ нагрузочного транзистора VT1 при ЕП=12В. Так, при токе IC1 = 0.04 мА в соответствии с рис. 6.19а имеем UЗИ1 =UСИ1=7В, следовательно, UСИ2 = Еп - UЗИ1 = 12 -7 = 5 В. При IC1 = 0.08 мА имеем UЗИ1 = 9 В, поэтому UСИ2 = 12 - 9= 3 В и т.д. Из рис. 524б видно, что построенная таким образом линия нагрузки имеет ярко выраженных характер, а ее начало лежит в точке с координатами IC2 = 0, UСИ2 = Еп - UЗИ пор1 = 9 В.
Если
Uвх=U0вх
UЗИ
пор2,
то транзистор VT2 закрыт, а через открытый
транзистор VT1 будет протекать ток, равный
току утечки транзистора VT2, то есть
транзистор VT1 будет находиться на грани
запирания, при этом UЗИ1=UЗИпор1.
Поскольку сопротивление канала Rк2
закрытого транзистора VT2
значительно больше сопротивления канала
Rк1
открытого
транзистора VT1, на выходе будет напряжение
высокого уровня
U1вых = Eп – UЗИ пор1
Это напряжение определяет уровень логической 1 в элементах на МДП – транзисторах. Если этот уровень подать на вход инвертора, то есть если Uвх = U1вых = Eп - UЗИ пор1, то транзистор VT2 откроется и открытыми окажутся оба транзистора VT2 и VT1. Поскольку сопротивление канала Rк2 открытого транзистора VT2 значительно меньше сопротивления канала Rк1 открытого транзистора VT1, то на выходе установиться напряжение низкого уровня.
Определим ток стока открытого управляющего транзистора VT2, работающего в крутой области стоковых характеристик:
Величина UСИ2 является малой по сравнению с Еп, поэтому записать его в более простом виде:
Ввиду того, что в данном случае UСИ2 есть не что иное, как выходное напряжение низкого уровня, последнее уравнение можно представить в виде
При этом транзистор VT1 работает в пологой области характеристик, поэтому его ток стока будет определяться уравнением:
Поскольку
должно выполняться условие
(VT2 и VT1 включены последовательно по
отношению к Еп),то
получим:
Решение
это уравнение относительно
даёт:
При
через инвертор протекает сквозной ток
стока транзисторов VT1 и VT2. Мощность,
потребляемая в режиме логического нуля
на выходе, будет равна
P0
При
через инвертор протекает лишь
незначительный ток, определяемый током
утечки транзистора VT2, поэтому:
P1
Считая состояние логического нуля и логической единицы равновероятными, получим:
Pср = 0,5 (P0 + P1) 0,5 P0 = 0,25 K1 Еп (Еп – UЗИ пор1)2
Схема инвертора с нелинейной нагрузкой на МДП – транзисторах с каналом p-типа отличается от рассмотренной лишь противоположной полярностью источника питания Еп, вследствие чего уровни логического 0 и логической 1 находятся в области отрицательных значений напряжений.
Передаточную характеристику инвертора с нелинейной нагрузкой можно построить графически по точкам пересечения линии нагрузки с выходными статическими характеристиками управляющего транзистора.
Вид полученной таким образом ПХ показан на рис. 5.25. При Uвх UЗИ пор2 выходное напряжение постоянно и имеет максимальное значение Uвых max = U1 = Еп – UЗИ пор1 = 12 – 3 = 9 В, и протекающий через инвертор сквозной ток определяется лишь током утечки, составляющим обычно лишь несколько наноампер.
Р
исунок
5.25. Передаточная характеристика инвертора
с нелинейной нагрузкой
Передаточная характеристика инвертора на МДП-транзисторах с нелинейной нагрузкой практически не зависит от температуры поэтому рассматриваемый инвертор имеет высокую помехоустойчивость в широком диапазоне изменения температур. Отсутствие входных (затворных) токов обеспечивает независимость ПХ и помехоустойчивости от числа нагрузок.
