- •1.1 Классы устройств вм и систем
- •1.2 Операционные устройства (оу)
- •1.3 Операционный и управляющий автоматы.
- •1.4 Структурная организация оа
- •1.2 Функциональная организация вм и системы (Архитектура системы)
- •1.2.1 Устройство управления (уу). Принцип программного управления
- •1.2.2 Защита информации
- •1.2.3 Страничная адресация
- •1.2.3 Защита информации при страничной адресации
- •1.3 Структуры вычислительных и информационных систем
- •1.3.1 Перспективы совершенствования архитектуры вм и вс
- •Контрольные вопросы
- •2.1 Логические основы вм и информационных систем
- •2.1.1 Комбинационные схемы и цифровые автоматы
- •2.1.2 Функционально полный набор логических элементов
- •2.2 Минимизация переключательных функций
- •2.3 Методы получения сокращенной днф из сднф
- •2.3.1 Метод Квайна-Мак-Класки (алгебраический метод)
- •Метод Квайна (метод импликантных матриц)
- •2.3.3 Метод Квайна – Мак-Класки (с использованием числового представления функций алгебры логики)
- •2.3.4 Минимизация переключательных функций с помощью диаграмм Карно-Вейча
- •2.3.5 Синтез комбинационных и накапливающих схем в базисах и, или, не; и-не; или-не
- •2.3.6 Метод синтеза дискретных схем на базе программируемых логических матриц (плм ) с помощью эволюционных вычислений
- •Контрольные вопросы
- •3.1. Синхронные и асинхронные триггерные схемы на потенциальных элементах
- •Триггер d-типа, dv-типа
- •Триггеры т-типа
- •Схемные варианты триггеров
- •Помехозащищенные триггеры
- •Применение триггерных схем
- •Подавление дребезга контактов
- •Логические состояния и «иголки» («мерцания»)
- •3.2 Контрольные вопросы
- •3.3 Счетчики
- •3.4 Счетчики со сквозным переносом
- •3.5 Синтез счетчиков с модулем счета к≠2n.
- •Вычисление логических условий
- •3.6.1 Схемы сравнения слов с константами
- •3.6.2 Схемы сравнения на равенство
- •Схемы сравнения на больше-меньше
- •Контрольные вопросы
- •4.1 Абстрактная модель цифрового автомата (ца).
- •4.2 Способы задания автоматов. Автоматы Мили и Мура.
- •4.3 Минимизация абстрактных автоматов (аа)
- •4.4 Структурный автомат (са). Канонический метод структурного синтеза автоматов.
- •4.5 Пример канонического метода структурного синтеза автоматов на т-триггерах
- •4.6 Функционирование автоматов во времени
- •4.7 Синтез автоматов Мили и Мура по граф-схеме алгоритма (гса)
- •4.8 Синтез автомата Мура на d-триггерах
- •5.1 Классификация элементов эвм
- •5.2 Характеристики логических элементов
- •Статические параметры логических элементов
- •Динамические параметры логических элементов
- •Диодно-транзисторная логика
- •Транзисторно-транзисторные логические элементы.
- •5.4.1 Транзисторно-транзисторные логические элементы с простым инвертором
- •5.4.2 Транзисторно-транзисторные логические элементы со сложным инвертором
- •5.4.3 Транзисторно-транзисторные логические элементы с диодами Шотки
- •Транзисторные логические элементы, связанные эмиттерами (эсл-элементы, элементы с эмиттерными связями).
- •5.5.1 Электрические схемы и принцип работы логических элементов эсл
- •5.5.2 Основные характеристики и параметры элементов эсл
- •Инжекционная интегральная схемотехника
- •Логические элементы на полевых транзисторах
- •5.7.1 Статические характеристики мдп-транзисторов с индуцированным
- •Инвертор с линейной нагрузкой
- •5.7.4 Инвертор на мдп-транзисторах с нелинейной нагрузкой
- •Инверторы с квазилинейной и токостабилизирующей нагрузками
- •5.7.5 Инверторы на кмдп–транзисторах
- •5.7.6 Логические элементы на полевых мдп-транзисторах с одним типом проводимости
- •5.7.7 Логические элементы на комплементарных кмдп-транзисторах.
- •Физические основы использования элементов информационных систем в оптическом диапазоне
- •Полупроводниковые источники излучения
- •5.8.2 Полупроводниковые приемники излучения
- •5.8.3 Фоторезисторы
- •5.8.4 Фотодиоды
- •5.8.5 Фототранзисторы
- •Оптроны и оптоэлектронные микросхемы.
- •Оптоэлектронные микросхемы
- •6.1 Назначение, основные виды запоминающих устройств (зу)
- •6.2 Структура памяти универсальной эвм
- •6.3 Иерархическая структура зу
- •6.3.1 Оперативная память
- •6.3.2 Регистровая кэш-память
- •6.4 Запоминающие утройства на интегральных микросхемах (имс)
- •Классификация интегральных микросхем памяти
- •6.4.2 Зу на интегральных микросхемах
- •6.4.3 Статическое зу на биполярных транзисторах
- •6.4.4 Запоминающие элементы на моп-структурах
- •6.5 Организация оперативной памяти (оп)
- •6.5.1 Многоблочная оп
- •6.5.2 Оп с многоканальным доступом
- •6.5.3 Оп с расслоением сообщений
- •6.5.4 Включение модулей пзу в адресное пространство оп
- •6.5.5 Переключаемые банки памяти
- •6.6 Буферные (сверхоперативные) зу, кэш-память.
- •6.7 Бзу с прямой адресацией
- •6.8 Зу с стековой адресацией
- •6.9 Зу с магазинной организацией
- •6.10 Буферные зу с ассоциативной адресацией
- •6.11 Постоянные запоминающие устройства (пзу)
- •6.11.1 Пзу с масочным программированием (пзу)
- •6.11.2 Программируемые пзу (ппзу)
- •6.11.3 Программируемые логические матрицы (плм)
- •6.11.4 Логическое проектирование с использованием плм
- •7.1 Устройства и системы цифро-аналогового и аналого-цифрового преобразования сигналов
- •Дискретизация сигналов. Теорема в.А. Котельникова.
- •Узлы цифро-аналоговых средств сопряжения
- •Основные характеристики цап и ацп
- •7.4.1 Схема выборки-хранения
- •7.4.2 Цап с двоично-взвешенными сопротивлениями
- •7.4.3 Цап на основе резистивной матрицы r-2r
- •Аналого-цифровые преобразователи (ацп) последовательного преобразования. Ацп поразрядного уравновешивания. Ацп двойного интегрирования
- •Ацп последовательного преобразования
- •7.5.2 Ацп двойного интегрирования
- •7.5.3 Ацп поразрядного уравновешивания
- •Ацп параллельного преобразования
- •8 Датчики электронных информационных систем безопасности. Организация шин
- •8.2.1. Термометры на рn-переходах
- •Резистивные термометры
- •Принципы работы тензодатчика
- •Полупроводниковые тензодатчики
- •Мостовые схемы
- •Компрессионные акселерометры
- •Сдвиговые акселерометры
- •Калибровка
- •Вибростенды
- •8.9. Преобразователи давления
- •Применения
- •8.10. Датчики смещения
- •8.11. Датчики потока
- •Тепловые измерители потока
- •Механические измерители потока
- •Гидродинамические (аэродинамические) измерители потока
- •Электромагнитные измерители потока
- •Ультразвуковые датчики потока
- •Шина процессор - память
- •Шина ввода/вывода
- •Системная шина
3.4 Счетчики со сквозным переносом
Для ускорения процесса счета необходимо, чтобы изменение состояний отдельных разрядов в счетчике происходило не последовательно, а непосредственно вслед за приходом очередного счетного сигнала (рис.3.22)
Рисунок 3.22– Счетчик со сквозным переносом
3.5 Синтез счетчиков с модулем счета к≠2n.
Уменьшение числа устойчивых состояний в счетчике можно достигнуть
за счет сброса счетчика в нулевое состояние по достижении некоторого кода в счетчике (рис.3.23);
введения обратных связей (рис. 3.24).
Рисунок 3.23 – Пересчетная схема с К=6
На рис.3.23 приведена пересчетная схема с К=6 и естественным порядком изменения состояний. Схема построена на Т-триггерах с последовательным переносом.
Пусть до прихода 1-го входного сигнала исходное состояние схемы 000, на выходе логической схемы И-НЕ U1. При поступлении 5 входных сигналов изменения состояний разрядов счетчика от 000 до 101 происходит в естественной последовательности двоичных чисел, т.к. на выходе схемы И-НЕ уровень логической единицы не изменяется. Под воздействием 6-го входного сигнала на выходе схемы И-НЕ формируется уровень логического 0, устанавливающий триггер 2 в состояние 1, т.е. состояние счетчика будет 111. Длительность входных сигналов должна быть достаточной, чтобы осуществитьустановку всех разрядов счетчика. При таком условии 6-й входной сигнал произведет переход счетчика в состояние 000, т.е. в исходное состояние.
Число
n
триггерных ячеек в пересчетной схеме
с коэффициентом пересчета К должно
удовлетворять условию
.
Пересчетные схемы с параллельным переносом строят на JK-триггерах со встроенными логическими элементами.
Произведем синтез пересчетной схемы с К=10 на JK триггерах. Из соотношения получим разрядность пересчетной схемы n=4, а число запрещенных состояний схемы M=2n-K = 16-10 = 6.
Пусть требуется построить счетчик с параллельным переносом и естественным порядком изменения состояний, закон функционирования которой задан табл.3.6:
Таблица 3.6
Номер входного сигнала |
|
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
|
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
|
|
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
|
|
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
|
|
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
|
|
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
|
|
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
|
|
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
|
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
|
|
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
Таблица 3.7 переходов JK-триггера
Вид перехода JK-триггера |
Логические уровни на входах |
|
J |
K |
|
0→0 |
0 |
* |
0→1 |
1 |
* |
1→0 |
* |
1 |
1→1 |
* |
0 |
На основании таблиц 3.6 и 3.7. составим карты Карно для входов J и К всех триггеров пересчетной схемы. В картах Карно знак х означает запрещенные состояния схемы, для которых J и К для всех триггеров могут принимать произвольное значение (либо 0, либо 1); знак * означает произвольное значение J и К. Составим карты Карно-Вейча для минимизации функций возбуждения входов J и Kвсех триггеров счетчика.
|
|
|||
00 |
01 |
11 |
1 K0 |
|
00 |
|
1 |
1 |
|
01 |
* |
1 |
1 |
* |
11 |
х |
* |
* |
* |
10 |
* |
1 |
* |
* |
|
|
|||
00 |
01 |
11 |
10 |
|
00 |
1 |
* |
* |
|
01 |
1 |
* |
* |
1 |
11 |
х |
х |
x |
x |
10 |
1 |
* |
x |
x |
1 J0
|
|
|||
00 |
01 |
11 |
10 |
|
00 |
0 |
1 |
* |
* |
01 |
0 |
1 |
* |
* |
11 |
x |
|
x |
x |
10 |
0 |
0 |
x |
x |
|
|
|||
00 |
01 |
11 |
Q0 K1 |
|
00 |
* |
|
1 |
0 |
01 |
* |
* |
1 |
0 |
11 |
х |
x |
x |
x |
10 |
* |
* |
x |
x |
J1
|
|
|||
00 |
01 |
11 |
10 |
|
00 |
0 |
0 |
|
0 |
01 |
* |
* |
* |
* |
11 |
х |
х |
x |
x |
10 |
0 |
0 |
x |
x |
|
|
|||
00 |
01 |
11 |
10 |
|
00 |
x |
x |
|
Q0Q1 K2 |
01 |
0 |
0 |
1 |
0 |
11 |
х |
x |
x |
x |
10 |
* |
* |
x |
x |
Q0Q1 J2
|
|
|||
00 |
01 |
11 |
Q0Q1Q2 J3 |
|
00 |
0 |
0 |
0 |
0 |
01 |
0 |
0 |
1 |
0 |
11 |
х |
х |
|
x |
10 |
* |
* |
x |
x |
|
|
|||
00 |
01 |
11 |
Q0 K3 |
|
00 |
* |
|
* |
* |
01 |
* |
* |
* |
* |
11 |
х |
x |
x |
x |
10 |
0 |
1 |
x |
x |
После склеивания и минимизации с помощью карт Карно получим функции переключения (возбуждения) для J и К входов каждого триггера пересчетной схемы с параллельным переносом для К=10, то-есть
J0=1 J1= J2=Q0Q1 J3= Q0Q1Q2
K0=1 K1=Q0 K2=Q0Q1 K3=Q0
Рисунок 3.8 – Схема счетчика с К=10
Рассмотрим работу схемы. Пусть показание счетчика 0111. Тогда на входе К триггеров Т1, Т2 и Т3 будут заблокированы по входу J уровнем логического 0 с выходов триггеров Т1, Т2 и Т3 соответственно. Показание счетчика будет 1001. Десятый входной сигнал вызовет переключение триггеров Т0 и Т3 , так как Т1 и Т2 будут заблокированы по входу J уровнем 0 с выходов соответствующих триггеров. Счетчик зафиксирует двоичный код 0000, то есть установится в исходное состояние.
Пересчетные схемы с К=10 называются декадными счетчиками.
Уменьшение числа устойчивых состояний в счетчике прямого счета путем введения обратных связей обеспечивает поступление дополнительных сигналов с какого-либо старшего разряда в младшие, обеспечивая при этом изменение естественной последовательности двоичных чисел при подсчете входных сигналов.
На триггерах, работающих в режиме Т и имеющих дополнительные входы R и S для синтеза пересчетных схем с последовательным переносом используют так называемый общий метод введения обратных связей.
Рассмотрим построение пересчетной схемы с обратными связями для К=12 на синхронных RS-триггерах с динамическим управлением, работающих в режиме Т. Разрядность схемы n=4, число запрещенных состояний
m=2n-K=16-12=410=01002.
Закон функционирования схемы задан таблицей переходов (табл.3.8):
Таблица 3.8
Номер входного сигнала |
Q3 |
Q2 |
Q1 |
Q0 |
|
|
0 |
0 |
0 |
1 |
|
|
0 |
0 |
1 |
0 |
|
|
0 |
0 |
1 |
1 |
|
|
0 |
1 |
0 |
0 |
|
|
0 |
1 |
0 |
1 |
|
|
0 |
1 |
1 |
0 |
|
|
0 |
1 |
1 |
1 |
|
|
1 |
0 |
0 |
0 |
OC |
1 |
1 |
0 |
0 |
|
|
1 |
1 |
0 |
1 |
|
|
1 |
1 |
1 |
0 |
|
|
1 |
1 |
1 |
1 |
|
|
0 |
0 |
0 |
0 |
Период следования входных сигналов схемы не может быть меньше 2t3cp, где t3cp – время задержки сигнала триггером. В противном случае восьмой входной сигнал будет воздействовать на триггер Т2 до прихода сигнала на его вход S по цепи обратной связи, что может привести к ошибке при подсчете входных сигналов. Частота выходных сигналов равна fвых=fвх/К.
Рисунок 3.9 – Вычитающий счетчик с К=12

*
*
1
х
*
1
1
x
*