Аппаратная реализация нейронных сетей. Процедура проектирования систолических массивов (процессоров), на основе структуры сети.
При реализации нейросетевых моделей используются различные архитектуры. Т.к. фактически нейросети обладают параллелизмом, можно использовать архитектуру класса ОКМД и МКМД, но чаще строят на последовательной архитектуре.
При построении нейросетей в робототехнике, они строятся на базе цифровых сигнальных процессоров и программируемых интегральных схем.
Архитектура для нейросетей может также быть на классе систолических процессоров.
Систолические процессоры для двухслойной нейронной сети (первый слой – рецепторы). Эффективность. Предпочтение по эффективности.
Систолические архитектуры:
1.Однородный поток данных:
t1 t2 t3 t4
2.
t1 t2 t3 t4
3.
t1 t2 t3 t4
p1 |
p2 |
p3 |
p4 |
|
|
|
|
x1 |
0 |
0 |
0 |
|
|
|
|
x |
x |
0 |
0 |
|
|
|
|
1 |
2 |
|
|
|
|
|
|
|
x2 |
x3 |
0 |
|
|
|
|
x1 |
|
|
|
|
|||
x1 |
x2 |
x3 |
x4 |
|
|
|
|
|
Последовательные потоки данных: |
||||||
p1 |
p2 |
p3 |
p4 |
|
|
|
|
x1 |
0 |
0 |
0 |
|
|
|
|
0 |
x |
0 |
0 |
|
– конвейер |
||
|
1 |
|
|
|
|
|
|
|
0 |
x1 |
0 |
|
|
|
|
x2 |
|
|
|
|
|||
0 |
x2 |
0 |
x1 |
|
|
|
|
|
Неоднородный поток данных: |
||||||
p1 |
p2 |
p3 |
|
p4 |
|
|
|
w11 |
0 |
0 |
|
|
0 |
|
|
w |
w |
0 |
|
|
0 |
|
– компоненты весовой матрицы |
12 |
21 |
|
|
|
|
|
|
|
w22 |
w31 |
|
0 |
|
|
|
w13 |
|
|
|
||||
w14 |
w23 |
w32 |
|
w41 |
|
||
Рис. 43. Упрощённая структура систолического процессора
Рис. 44. Функциональная схема систолического процессора
Каждый процессорный элемент реализует следующую логику:
Рис. 45. Процессорный элемент систолического процессора
m – размерность выходного вектора |
|
|||
n – размерность входного вектора |
|
|||
Время: |
|
|
|
|
t0 = (n + L *m)*α , α – время одного такта |
(187) |
|||
Число операций: |
|
|||
V = (2*n −1)*m* L |
(188) |
|||
Производительность: |
|
|||
γ = V = |
(2*n −1)*m* L |
|
(189) |
|
(n + L *m)*α |
||||
t0 |
|
|||
При m → ∞: |
|
|||
γ = 2*n −1 |
(190) |
|||
α |
|
|
|
|
Систолический массив с разнонаправленными связями. Сравнение по эффективности с процессорами с однонаправленными связями.
Схема для систолического массива с разнонаправленными связями:
Рис. 46. Структура систолического массива
Каждый процессорный элемент (PE) работает по следующей схеме:
Рис. 47. Процессорный элемент систолического массива
Производительность:
γ |
|
= |
(2*n −1)*m* L |
(191) |
|
3 |
(n + L *m −1)*2*α |
||||
|
|
|
Матричный систолический процессор. Сравнение по эффективности.
Схема матричного систолического процессора:
Рис. 48. Матричный систолический процессор
Каждый процессорный элемент хранит свой весовой коэффициент.
Рис. 49. Процессорный элемент матричного систолического процессора
Производительность:
γ |
|
= |
(2*n −1)*m* L |
, α – время выполнения одного такта |
(192) |
|
m |
(n + L +m −1)*α |
|||||
|
|
|
|