33. Programuojamasis intervalinis laikmatis (pit), struktūra, valdymo signalai
Programuojamasis intervalinis laikmatis PIT (angl. Programmable Interval Timer) yra DIG tipo I8253, gaminamas Intel korporacijoje. PIT skirtas tiksliems laiko intervalams, kurie kontroliuojami programiškai, gauti. Sutartinis grafinis žymėjimas pateiktas 76 pav., o vidinė struktūra – 77 pav.
PIT funkcinėje schemoje galima išskirti šiuos elementus:
DB – duomenų magistralės buferis;
SRL – skaitymo ir rašymo logikos grandinė;
CT0, CT1, CT2 – 0, 1, 2 skaitikliai;
CW RG – skaitiklių CW valdymo žodžių registrai. Kiekvienas skaitiklis turi savo CW RG;
VM – vidinė magisralė.
DB duomenų buferis yra 8 skilčių dvikryptis, kurio išvadai išjungiami. Jis užtikrina duomenų perdavimą tarp sistemos duomenų magistralės ir PIT.
76 Pav. Pit i8253 sutartinis grafinis ženklas
77 Pav. Pit i8253 vidinė funkcinė grandinė
SRL skaitymo ir rašymo logikos grandinė vykdo šiuos veiksmus:
skaitiklio arba valdymo žodžio registro pasirinkimą (A1, A0 adresai);
duomenų skaitymą, rašymą , signalais;
darbo režimo nustatymą CW RG registre;
kristalo išrinkimą
signalu.
CT0, CT1, CT2 yra 3 dvejetainiai 16 skilčių (2 baitų) reversiniai (atėmimo) skaitikliai skirti tiksliems laiko intervalams gauti. Laiko trukmė priklauso tiesiogiai nuo skaitiklyje įrašyto pradinio DW duomenų žodžio ir atvirščiai proporcingai nuo impulsų, patenkančių į skaitiklio (–1) atėmimo įėjimą, dažnio. Laiko intervalo pradžia sutampa su skaitiklio pradiniu nustatymu, įrašant DW. Laiko trukmės pabaigą fiksuoja skaitiklio darbo laiko momentas, kai jo turinys tampa lygus nuliui. Skaitiklio turinys kiekvieną kartą sumažėja 1, pasikeitus jo CLK įėjime signalui iš 1 į 0 loginį lygį.
CW RG valdymo žodžio registrai yra 8 skilčių (1 baito) specialieji registrai į kuriuos įrašomi CW valdymo žodžiai, nustatantys skaitiklių darbo režimus.
VM yra vidinė 8 linijų magistralė, kuri sieja visus vidinius PIT elementus.
PIT išvadų paskirtis yra:
D7 ... D0 – duomenų magistralės dvikryptės, išjungiamos linijos;
A0, A1 – adresų įėjimai, skirti skaitikliams (CT0, CT1, CT2) ir jų valdymo žodžių registrams (CW RG) pasirinkti, pagal šią lentelę:
-
A1
A0
Pasirinkimas
0
0
CT0
0
1
CT1
1
0
CT2
1
1
CW RG
, – skaitymo ir rašymo strobavimo signalų įėjimai;
– kristalo išrinkimo įėjimas;
CLK0, CLK1, CLK2 – CT0, CT1, CT2 skaitiklių taktinių
impulsų įėjimai. Taktinių impulsų dažnis yra (0 ... 2,5)MHz. Skaitiklių turinys mažėja, esant CLK pokyčiui iš 1 į 0 loginį lygį.
GATE0, GATE1, GATE2 – CT0, CT1, CT2 skaitiklių taktinių impulsų padavimo valdymo signalų įėjimai. Kai GATE = 0, CLK impulsų padavimas draudžiamas, o, kai GATE = 1 atvirkščiai – leidžiamas.
OUT0, OUT1, OUT2 – CT0, CT1, CT2 skaitiklių perpildymo signalų išėjimai.
PIT neturi pradinio nustatymo įėjimo. PIT veikimą parodo būsenų lentelė (žr. 25 lentelė).