Озп статичного типу

Як елемент пам'яті використовується найпростіший D-триггер защілка. У мікросхемі 537РУ10 кожна КП складається з восьми тригерів і розташовуються осередки на кристалі у виді прямокутної матриці.

На малюнку приведені позначення: n-адресних входів (A0 .. An-1), DIO - двунаправленная восмиразрядная шина даних, вхід дозволу виходів - ~OE, вхід вибору мікросхеми - ~CS і вхід дозволу запису - ~WE, що часто позначають по іншому - ~WR/RD, підкреслюючи цим, що при низькому значенні сигналу на цьому вході виробляється запис байта, а при високому рівні - читання. EO, DI, WR - внутрішні сигнали вироблювані блоком керування читанням/записом/збереженням. Доступ до довільного Япj  виробляється за допомогою прямокутного дешифратора, що складає з двох звичайних дешифраторів, причому k-адресних ліній заводиться на дешифратор стовпців (DCc), а що залишилися n-k ліній підключені до дешифратора рядків (DCr). Кількість рядків і стовпців буде відповідно дорівнює 2^n-k і 2^k, тобто загальна кількість, що обслуговуються КП, дорівнює 2^k * 2^n-k = 2ⁿ.

На малюнку внизу показаний фрагмент внутрішньої структури мікросхеми, по якому можна простежити основні режими її роботи. Тут же дане умовна позначка мікросхеми.

На малюнку схеми з відкритим коллектором і Z станом позначені ОК і Z - відповідно. Крапками виділений один (j-ый) из восьми элементів i-ой ячейки памяти. Схема И с номером i = (r * 2^k + c) є одним з 2ⁿ вихідних вузлів прямокутного дешифратора, де r і c - номера рядків і стовпців матриці. Інверсний вхід (C)hip (S)elect - ~CS, у всіх мікросхемах, де він зустрічається, служить для приведення схеми в робочий стан низьким рівнем сигналу на цьому вході.

Якщо ~CS = 1 (пасивний рівень), мікросхема - не обрана й операції з нею робити неможливо. З мал. видно, що в цьому випадку на L-вході D-тригера - нуль, запис неможливий і тригер зберігає раніше записаний бит. Прочитати вихідний код - Q теж не можна, тому що на прямому вході EO дозволу виходу нульовий сигнал, що замкнеться, і вхід/вихід DIOi знаходиться третьому стані.

З надходженням ~CS = 0, схеми ИЛИ-НІ розблокуються і далі усі залежить від значень сигналів ~WE і ~OE.

У режимі запису сигнал ~WE = 0. Тому незалежно від значення сигналу ~OE на вході схеми, внутрішній сигнал EO, теж дорівнює 0, і читання даних під час запису неможливо. На верхньому вході елемента Иi - одиниця і, якщо на адресних входах код An-1,An-2,...,A1,A0(BIN) = i(DEC), те сигнали на лініях Yr і Yc теж рівний 1 і тригер ij прозорий для запису вхідної інформації DIOj.

У режимі читання ~WE=1, ~OE=0 і при Yr=Yc=1, вихідний сигнал ~Q після інверсії елементом Иij з відкритим колектором проходить на вихід DIOi.

Варто звернути увагу на те, що виходи всіх 2^n j-их елементів пам'яті повинні підключатися до загального j-му висновкові мікросхеми - DIOj. Таке об'єднання виходів можливо за допомогою схемного або монтажного И(ИЛИ). Монтажне И(АБО) не вимагає додаткових схем і може виконуватися на елементах з відкритим колектором або з третім станом. Усередині розглянутої схеми j-і виходи ЭП об'єднані на загальному резисторі Rj, що служить навантаженням елементів И-НЕij з відкритим колектором.

Для збільшення інформаційної ємності,окремі мікросхеми групуються в банки і їхні однойменні виходи повинні поєднуватися. З цієї причини виходи всіх мікросхем пам'яті також виконуються з відкритим колектором або з третім станом.

В ЕОМ статичне ОЗУ використовується у швидкодіючій Cash-пам'яті.