
- •Содержание
- •Введение
- •Сапр и объекты проектирования в промышленности.
- •1.1 Классификация сапр
- •Понятие «промышленной» сапр
- •1.3 Основные объекты проектирования и производства в электронной промышленности
- •2 Промышленные системы автоматизированного проектирования электронных систем и устройств
- •2.1 Сапр программируемых логических интегральных схем
- •2.1.1 Обобщенная технология проектирования плис
- •Сапр производителей (вендоров) плис
- •2.1.2.1 Сапр фирмы Actel Сo
- •2.1.2.2 Сапр фирмы altera
- •2.1.2.3 Сапр фирмы atmel
- •2.1.2.4 Сапр фирмы minc Inc.
- •2.1.2.5 Сапр фирмы Xilinx
- •2.1.3 Универсальные сапр, поддерживающие проектирование плис
- •2.1.3.1 Сапр Synopsys
- •2.1.3.2 Сапр Cadence
- •2.1.3.3 Сапр Mentor Graphics
- •2.2 Подсистемы сапр, решающие отдельные задачи проектирования
- •2.2.1 Spice-подобные схемные симуляторы
- •2.2.2 Пакеты решения отдельных задач конструктор- ского проектирования
- •2.3 Сапр цифро-аналоговой и смешанной аппаратуры
- •2.3.1 Сапр Mentor Graphics
- •2.3.2 Сапр фирмы accel Technologies (accel eda)
- •2.3.3 Сапр p-cad
- •2.3.4 Сапр cadstar (zuken Ltd.)
- •2.3.5 Advanced cam Technologies (act)
- •Оценка эффективности и выбор сапр
- •Составляющие эффективности сапр
- •Методика расчета неэкономических показателей
- •3.3 Экономические показатели эффективности сапр
- •3.4 Организация проведения расчетов по экономической эффективности
- •3.5 Методы расчета экономической эффективности сапр
- •Литература
2.1.2.3 Сапр фирмы atmel
Корпорация ATMEL, основанная в 1984 г., является в настоящее время признанным мировым лидером в областях разработки, производства и маркетинга современных электронных компонентов, включая логические микросхемы с расширенными функциональными возможностями, микросхемы энергонезависимой памяти, а также интегральные схемы для радиочастотного диапазона и для смешанной обработки сигналов. Фирма Atmel является одним из ведущих производителей кристаллов ПЛИС. Фирма разработала свою САПР для ПЛИС – FPGA Designer 5.0 с HDLPlanner – это были первые средства разработки FPGA с автоматической генерацией архитектурно-независимых VHDL- или Verilog-поведенческих описаний и оптимизированной, детерминированной раскладкой FPGA для ряда семейств ПЛИС, выпускаемых фирмой (АТ6000 и АТ40К). Эти программные средства поддерживали также автоматическую генерацию повторно используемых IP-cores (ядер), которые могут быть использованы для ускорения проектирования. Имеется макрогенератор с устанавливаемыми пользователем параметрами, обеспечивающий быстрое создание архитектурно оптимизированных ядер и их файлов поддержки для оптимизированных под DSP архитектуру АТ6000 и АТ40К. Одновременно с созданием таких макросов FPGA Designer 5.0 автоматически генерирует схемотехнику и символику, VHDL или Verilog и выводит данные физической синхронизации в симулятор. Такие возможности позволяют улучшить характеристики FPGA на 70% и уменьшить размеры ПЛИС на 50% при существенном сокращении времени компиляции. Модуль HDLPlanner позволяет повысить производительность и эффективность разработки на основе поведенческих моделей и ядер. Генерируемые VHDL или Verilog коды могут подходить как для ПЛИС, так и для ASIC методологии проектирования. Учитывая функциональную совместимость с PLD фирмы ALTERA, можно использовать известный пакет MAX+PLUS II. В среде этого пакета создается схема и производится компиляция с последующей загрузкой выходного файла в микросхему PLD. Следует учесть, что САПР MAX+PLUS II не позволяет использовать расширенные возможности современных микросхем ATMEL. Поэтому фирмой были разработаны и сегодня предлагаются два специализированных программных продукта: Atmel WinCupl и Atmel Synario. ATMEL WinCupl представляет собой усеченную версию пакета WinCupl, разработанного фирмой LOGICAL DEVICES. WinCupl функционирует в среде Win95/98/NT и поддерживает все микросхемы SPLD и CPLD, выпускаемые фирмой ATMEL. Пакет позволяет провести все фазы проекта – ввод описания проекта в текстовом виде на языке Cupl (синтаксис языка близок к языку ABEL), компиляцию проекта (на выходе формируется стандартный JEDEC файл), а также временную симуляцию (в графическом виде). Существенный недостаток пакета – его малая мощность. Данный пакет пригоден для разработки лишь небольших проектов PLD схем фирмы ATMEL. Для серьезных проектов рекомендуется другое программное решение – Synario. Это профессиональная среда разработки, состоящая из нескольких компонентов: базового пакета (графический ввод, ABEL-описание, функциональная симуляция), Verilog-пакета функциональной и временной симуляции, пакета VHDL-синтеза и VHDL-симулятора.
Информационные источники, использованные при подготовке раздела: