4.7. Синтезатор и умножитель частоты
Для получения на выходе устройства ряда частот используется схема фазовой автоподстройки частоты (ФАПЧ), основным устройством которого является генератор управляемый напряжением (ГУН).
Рис 4.10. Структурная схема ФАПЧ
В фазовом компараторе происходит сравнение фаз опорного напряжения на выходе ГУН, и при наличии рассогласования фаз, в фильтре нижних частот (ФНЧ) вырабатывается напряжение, подстраивающее частоту ГУНа до равенства f ГУН = f ОП .
Для получения ряда частот на выходе ГУНа между ГУНом и фазовым компаратором включается управляемый делитель частоты с переменным модулем счёта К. Тогда:
fГУН
Т.е f ВЫХ = f ГУН = f ОП · К.
Таким образом, процесс умножения частоты основан на делении частоты ГУНа на переменный коэффициент К. Структурная схема такого устройства приведена на рис.4.11.
Для получения переменного модуля счёта К на вход делителя подаётся управляющий код. Метод его формирования, а также индикации выходного параметра описан в разделе 4.2.
Микросхема ФАПЧ – К564ГГ1 содержит следующие узлы: генератор, управляемый напряжением (ГУН), два фазовых компаратора. К выходу компаратора подключается фильтр низкой частоты на RC цепочкe, постоянная времени которого выбирается исходя из частоты работы фазового компаратора. Для установки основной частоты работы и наклона модулирующей характеристики ГУНа требуется подключение конденсатора и резисторов, номиналы которых выбираются из характеристик микросхемы, представленные в справочнике [16].
Рис 4.11. Структурная схема умножителя частоты
Отличие схемы синтезатора частоты от схемы, приведенной на рисунке 4.11, состоит в наличии генератора тактовой частоты и делителя. Частота тактового генератора определяется относительной погрешностью опорного генератора, а коэффициент деления М определяется отношением частоты тактового генератора к частоте шага сетки.
Рис 4.12. Структурная схема синтезатора частоты
4.8. Регистр сдвига на базе ис озу
Если нужно сдвинуть или задержать последовательность битов, к примеру, на 1000 тактов, то использовать для этого 1000 триггеров не целесообразно. Для этой цели можно использовать оперативное запоминающее устройство (ОЗУ). Последовательность битов записывается последовательно в ячейки памяти ОЗУ, а через нужно количество тактов считывается.
В общем виде, в микросхемах ОЗУ имеются следующие входы и выходы:
адресные входы, определяющие номер ячейки памяти, куда записываются или откуда считываются данные,
DI – вход данных,
DO – выход данных,
W /R (запись/чтение) – вход, определяющий режим работы микросхемы: если на этом входе «0», то данные с входа DI записываются в ячейку памяти, если на этом входе «1», то данные считываются из ячейки памяти и выводятся на выход данных DO.
На адресные входы устанавливается номер ячейки памяти, в которую будет записываться первый такт последовательности, которую нужно сдвинуть. В примере на рис. 4.13 это число «0» (А1 А0 = 00).
Рис 4.13. Временные диаграммы записи и чтения данных в ОЗУ
В первой половине периода, когда на адресных входах стоит число «0», на вход W/R нужно подать «1», т.е. включить ОЗУ в режим чтения. Так как в ОЗУ ничего не было записано, то на выходе появится какой-то неизвестный уровень, на рисунке это показано штриховкой. Во второй половине периода на вход W/R нужно подать «0», т.е. включить режим записи. Тогда данные с входа DI запишутся в ячейку памяти и появятся на выходе DO с некоторой задержкой (в справочной литературе это время называется временем доступа к памяти).
Теперь можно подать на адресные входы номер следующей ячейки памяти, куда нужно записать второй такт последовательности. И точно также, сначала считать предыдущие данные, а затем записать новые. Таким образом, на адресные входы последовательно подаются номера ячеек, соответствующие числу элементов в последовательности, которую нужно сдвинуть. Когда все элементы последовательности записаны (в примере показана последовательность из четырех элементов), цикл начинается заново. Когда на адресных входах появляется число «0», в первой половине периода считывается предыдущее значение, т.е. первый элемент последовательности, а во второй половине записывается пятый элемент и так далее. Данные на выходе ОЗУ нужно фиксировать триггером в момент окончания чтения, когда данные ещё присутствуют на выходе.
На рисунке применены следующие обозначения:
С – тактовый сигнал последовательности данных,
DI – последовательность данных на входе ОЗУ,
СА – сигнал синхронизации адресных счетчиков,
А1 и А0 – адресные входы ОЗУ,
W /R – сигнал на входе запись/чтения ОЗУ,
DO – выход данных ОЗУ,
СТвых – вход синхронизации триггера данных на выходе ОЗУ,
Вых – выходной сигнал, сдвинутый на 4 такта.
Таким образом, структурная схема регистра сдвига на ОЗУ представлена на рисунке 4.14. Модуль счета адресных счётчиков должен соответствовать количеству тактов, на которые нужно задержать последовательность данных. Меняя модуль счёта адресных счётчиком можно менять задержку последовательности.
Рис 4.14. Структурная схема регистра сдвига на базе интегральных схем ОЗУ
Как сформировать управляющий код для изменения модуля счёта адресных счётчиков и выводить информацию на индикаторы можно ознакомиться в разделе 4.2.