- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
1.2.2. Структурная организация блока памяти.
Можно выделить три основных способа структурной организации БП ОЗУ: «3D»; «2D»; «2,5D» (обозначение D – от англ. dimension – измерение, координата), – по которой организуется поиск информации, либо ее запись. Наименования эти были связаны с ферритовой памятью, где измерение идентифицировалось с физической линией.
Рис. 1.2.2.1 «2D»
«Двухмерная» организация. Поиск информации осуществляется по сути дела вне блока памяти, так как только одна координата используется для выбора ячейки памяти, а другая – для записи информации в разряды ЯП или ее считывания. Код адреса преобразуется в адресной части в один управляющий сигнал, подаваемый в выбранную ячейку.
Сигнал с выходной адресной части должен некоторым образом различаться при чтении и записи (в ферромагнитных ОЗУ менялось направление тока, в современных СБИС используются дополнительные сигналы). ЗЭ должны допускать объединение выходов для работы при чтении на общую линию с передачей сигналов только от выбранного ЗЭ. Разрядные линии записи и считывания могут быть объединены в одну линию при использовании соответствующих ЗЭ; это широко используется ныне в интегральных схемах ЗУ. Основное достоинство «2D» – высокое быстродействие.
<45>
Все совсем не так в ЗУ типа «3D».
Рис. 1.2.2.2
Предполагается, что элементы памяти кроме функций хранения выполняют логические функции, хотя и простые, но необходимые для организации поиска (выбора) ячейки: функцию совпадения двух сигналов.
Итак, из трех координат, которые являются входами для каждого ЭП, два используются для выбора ячейки, а третья – для записи/считывания в разряды ячейки найденной двоичной информации. Для вывода считанной информации может использоваться та же третья координата.
Подчеркнем, что в ЗУ типа «3D» код адреса преобразуется в два управляющих сигнала. Эти сигналы поступают на ЭП нескольких ячеек, но выбираются только ЭП той ячейки, где эти сигналы совпали. Преимуществом этого типа ЗУ являются меньшие затраты оборудования в адресной части ЗУ: число выходов адресной части 2√N против N в типе «2D». Обычно ЗУ этого типа могут быть большего размера (емкости), нежели ЗУ типа 2D.
Организация ЗУ по типу «2,5D» является промежуточной, компромиссной между «2D» и «3D», что и отражено в названии.
Рис. 1.2.2.3
Элементы памяти имеют 2 координаты, и одна из них, аналогично способу «2D», используется для выбора одновременного Р ячеек. Вторая координата служит не только для записи и считывания двоичного кода, но и для выбора одной из p ячеек аналогично типу «3D». Код адреса делится на две части: одна часть служит для выбора группы Р ячеек, а другая позволяет выбрать одну среди этих P ячеек.
Возможны и другие способы организации ЗУ. Например, при использовании ЗЭ, позволяющих выполнять функцию совпадения более чем двух входных сигналов, можно получить К-мерные организации, в которых К-1 координат служат для выбора ячейки (сосредоточены в адресной части) и одна – для записи/считывания информации.
В литературе можно найти указания на ЗУ типа «2D-M». Вообще говоря, их было бы правильнее именовать «2,5D-M», поскольку от «2,5D» они отличаются только объединением разрядно-адресного входа с выходом (вход при записи/выход при считывании) и соответствующим изменением схемотехники разрядно-адресной части. ЗУ такого типа очень часто используются при построении полупроводниковых ЗУ.
Условимся обозначать адресные ОЗУ на структурных схемах:
Рис 1.2.2.4
<46>