10.1.6 Логическая схема процессора
Разобравшись с тем, какие технологии обеспечивают повышение производительности процессоров Intel Core 2, можно переходить к знакомству со структурной схемой (рис. 10.6), на которой отображены логические особенности обработки данных.
На первом этапе работы процессора, построенного на базе микроархитектуры Intel Core, программные инструкции выбираются из кэша L2, транслируются в команды х86 и подлежат предварительному декодированию. Далее команды поступают в кэш инструкций (32 Кбайт в L1), где из них организуется очередь команд, а затем из кэша передаются в дешифратор. При декодировании команды преобразуются в машинные микрооперации Ops (Micro-Ops).
Архитектура Intel Core предусматривает симметричный декодер 4‑4‑4‑4, то есть каждый из четырех каналов декодера может декодировать инструкции, порождающие до четырех микроопераций.
Большинство команд при декодировании разбивается на две-три микрооперации, однако встречаются и такие команды, для декодирования которых потребовались бы десятки и даже сотни микроопераций. Для этих целей используется специальная ROM-память (uCode ROM), в которой сохраняются программы, состоящие из последовательности микроопераций, причем каждая такая программа соответствует одной декодированной инструкции.
После процесса декодирования команд начинается этап их исполнения. Первоначально происходит переименование и распределение дополнительных регистров процессора, которые не определены архитектурой набора команд. Переименование регистров позволяет добиться их бесконфликтного существования.
На следующем этапе происходит переупорядочение микроопераций не в порядке их поступления (out of order) с тем, чтобы впоследствии можно было реализовать их параллельное выполнение на исполнительных блоках.
Далее происходит планирование и распределение микроопераций по исполнительным блокам. Планировщик формирует очереди микроопераций, в результате чего микрооперации попадают на один из пяти портов функциональных устройств (dispatch ports). Этот процесс называется диспетчеризацией (Dispatch), а сами порты выполняют функцию шлюза к функциональным устройствам.
После того как микрооперации пройдут порты диспетчеризации, они загружаются в блок регистров для дальнейшего выполнения.
В архитектуре Intel Core имеются три порта ALU для операций с целыми числами (и адресами), FPU для операций с плавающей запятой (FMUL/FPMove, FADD/FPMove, Branch/FPMove), а также по одному порту для записи/выгрузки (Store) и чтения/загрузки (Load) данных из памяти.
Помимо арифметико-логических и адресных функциональных устройств, в каждом процессоре имеются также устройства загрузки и выгрузки (Store/Load), которые осуществляют доступ к кэшам данных и к оперативной памяти. Эти устройства работают асинхронно с другими, и их обычно не изображают на блок-схемах. Логически данные устройства связаны с устройствами вычисления адресов чтения/записи (AGU). Устройства загрузки и выгрузки конвейеризованы и могут одновременно обслуживать большое количество запросов. Они также осуществляют предварительную выборку из оперативной памяти (копирование в кэши тех данных, использование которых ожидается в ближайшее время).
Процесс непосредственного выполнения микроопераций в исполнительных устройствах происходит на последующих ступенях конвейера. Напомним, что эффективная длина конвейера в архитектуре Intel Core составляет 14 ступеней.
Под эффективной длиной обычно понимается длина конвейера в случае выполнения непредсказанного перехода. К примеру, у процессора Pentium M она составляет 12 ступеней, а у Pentium 4 – от 20 до 30, в зависимости от модели. Как видим, процессор Pentium M относится к классу «короткоконвейерных».
Следующий шаг развития архитектуры Core – переход на более тонкий, чем 45-нанометровый техпроцесс, а также внедрение новых транзисторов с затвором из нового материала High-K и металла, которые позволяют сократить энергопотребление. Эта технология является самой знаковой за последние 40 лет развития полупроводниковой промышленности.
Справедливости ради необходимо отметить, что аналогичным техпроцессом овладела и IBM, тесно сотрудничающая с AMD. Поэтому в скором будущем нам представится возможность оценить, какие дивиденды из этого смогут извлечь обе компании.