18. Процессор Pentium.

Исп-ет Эл-ты RISC-процессоров:глубокий конвейер,все команды выполняются за одинаковые интервалы времени. ША-32-разр.,ШД-64-разр.,внутр рег.-32-разр.Процессор имеет суперскалярную архитектуру(закл-ся в параллелизме.При тактовой частоте 66 МГц пр-р обеспечиавал произв-ть до 100 млн. команд в сек.)Внутр. Стр-ра проц-ра Гарвардская:раздельная память команд и память данных,общая машина Фон Неймановская, общее адресное пр-во.Обращение к внешней памяти идет блоками по 4 64-разр-ых слова для заполнения 256-разр. пр-ва.Проц-р имеет 2 параллельно работающих 5-ступенчатых конвейера U и V.Конвейер U м вып-ть любые команды,V имеет сдвигатель(64-разр).Конв. Vупрощенный и предназначен для вып-я простых команд,сдвигов,пересылок,лог. операций с плав. запятой.Команды кэш дш-ся ДШК и устр-во У регистрами и УУ вып-ет необх. рес-сы для вып-я команд.При этом команды анализир-ся на возм-ть одновр-го вып-я в U- и V-конвейерах.Сх формирования адреса следит за тем, посл-ть вып-я команд не нарушалась.В процессоре исп-на сх предсказания перехв-в(блок ветвления перехватов).в блоке ВП хр-ся до 256 адресов посл. Перехватов.Вер-ть этого предсказания приблизительно 90 %.Это исх из принципа,если 1 раз переход состоялся,то в след. цикле он обязательно состоится.Это позволяет исключить ломку конвейера.Процессор м работать с кэш любого уровня,к-я нах-ся на мат. плате(в проц-ре встроен контроллер кэш-памяти и ВП).Сх:

19. Процессор Pentium II(Pentium Pro)имеет суперскалярную арх-he и на кристалле располагается 2-хуровневая кэш.Такая арх-ра позволяет работать до 5 аппаратным рес-сам(до 5 команд одн-но).Пр-р имеет 11-ступ-ый конвейер,т.е. все команды за 11 тактов.Команды из кэш команд поступают в ДШК.УРК формирует блоки из кодов ком-д и операндов,к-е загр-ся в ПУЛ ком-д.Диспетчер команд из ПУЛа выбирает те команды, для к-х определены операнды и есть своб. аппар-е рес-сы. Ком-ды вып-ся аппар-ми рес-ми и возвращ-ся в ПУЛ.Блок отката выбирает вып-ые команды и восстанавливает послед-ть вып-я команд в соотв-ии с вып-ем.Рез-т отпр-ся в кэш 1 уровня.Процессор относится к разряду машин управлямых потоком данных.Пр-р имеет неск-ко напр-ий пит. Ядро имеет напряжение пит 2 и 3,3.Мощность пот-я кристаллом=40 Вт.Порт Р1 имеет встроенный датчик температуры и АЦП.Iпотр=15-20А.

20. Процессор Pentium IV.Тактовая частота проц-ра 1,3-1,7 ГГц и выше,количество тр-ров-42 млн.,0,18-мкронная технология.Программное обеспечение,совместимое с предыд-ми версиями 32-разр-ых проц-ров Intel.Тактовая частота шины процессора-400 МГц(в техническом смысле п.с. учетверенную шину подкачки 100МГц,передающее за 1 такт данные 4 раза).АЛУ работает на удвоенной частоте ядра процессора.Гиперконвейерная технология(20 ступеней.Отдельные инструкции разбиваются на несколько п/уроней,что увел. кол-во циклов,необ-ых для вып-я инструкций).Нестандартное вып-е инструкций.Расширенное прогноз-ие ветвления.Кэш 1 уровня 20 Кбайт(12Кбайт-кэш команд,8Кбайт-кэш данных).Асссоциативная 8-уровненвая 128-разрядная кэш-память 2 уровня объемом 256 Кбайт, работающая на частоте проц-ра.Кэш-память 2 уровня позволяет обрабатыватьдо 4Гбайт ОЗУи поддерживает код корректировки ошибок(ЕСС).144 новых инструкции SSE2.Расширенный модуль выполнения операций с плав запятой.Несколько режимов снижения потребляемой мощности.

21. Cтруктуры ВС с общей шиной, каждый с каждым, дублированная шина и кольцо. а)С общей шиной(стр-ра дост-но хорошо работает при слабо связанных задачах.Число машин огр-ся пропускной способностью шины.Наличие общего рес-са делает систему низконадежной);б) дублированная шина(обладает более выс над-ю,т.к. общий рес-с продублирован); в) кольцо(легко нарщивается.Выс отказоуст-ть.)

22. Структуры ВС древовидные, «почтовый ящик» и многопортовое ОЗУ. а) древовидные(низкая производительность,т.к. ведущая машина выкл на время обмена инф-ей ведомую.);б) «почтовый ящик»(вся информация хр-ся в ОЗУ п/я.Как только инф-я нужна, ей м пользоваться только одна машина.);в) многопортовое ОЗУ(позволяет одн-ое обращение к ОЗУ по разным адресам).

23. Архитектуры ВС типа Сммр и Сvмр. Архитектуры ВС типа Сммр(любой проц-р м подкл-ся к любому модулю памяти и любой задаче для вып-я).Над-тьсист опред-сь над-ю рес-са. Архитектуры ВС типа Сvмр(по принципу «мажоритирования».Эл-т сравнения V пропускает рез-т в сист в сл его совпадения на двух машинах.Сист устойчива к сбоям!!!)

24. Архитектуры ВС типа Cm, Blue Chip,МИНИМАКС и СУММА. Архитектуры ВС типа Cm(Легко наращиваемая сист.Любая машина имеет доступ к памяти любой др машины.) Архитектуры ВС типаBlue Chip(ЭВМ с программирумой стр-рой. На кристалле нах-ся коллектив вычислителей.Конкретные связи м/ду МЭ программируются на заводе-изготовителе по треб-ю заказчика в соотв-ии с зад-ым алгоритмом). Архитектуры ВС типаСУММА:

25. Понятие прерываний, виды прерываний, контроллер прерываний.В процессе выполнения программы м возникнуть внешн обстоят-ва,треб-ие срочного обслуживания,если в рез-те вып-я команды пол-ся неприемлимый рез-т.Если прер-е задается аппаратно и не м б отменено программистом, то оно наз-ся немаскируемым.Пр:авария ист-в пит-я,прер-я от таймера.После обсл-я прер-я необх вернуться в тело программы на то место,где произошло прер-е.При возникновении прер-я необх указать адрес п/программы,к-ю обсл-ет данное прер-е.Для немаскируемых прер-й-это фиксир-е адреса.При обсл-ии запроса на прер-е внешнее устр-во,запросившее прер-е,выставл-т на ШД код команды RET.Если на участке пр-мы разрешено прер-е,то процессор зак-ет вып-е тек-ей команды и выставляет сигнал чтения из внешнего устр-ва.Внешнее устр-во выставляет на ШД код команды RST,к-й указ-ет на адрес-вектор п/программы обраб-ки прер-я д-го устр-ва.После этого следует реакция проц-ра на эту команду.Обычно п/пр-мы обраб-ки прер-ий со хр-ет сод-е РОНов и рег-ра признаков(в самом начале п/пр-мы)В конце обраб-ки прер-й РОНы и признаки восстанавливаются.

26. Режим прямого доступа в память (ПДП) и контроллер ПДП (КПДП).В пр-се работы ЭВМ часто возникает необх-ть быстрого обмена инф-ей м/ду памятью и внешним устр-вом,или предоставлении СМ внешним устр-вам для обмена инф-ей м/ду собой.Из процесса обмена этой инф-ей искл-ся процессор.В любом цикле обрашения по заднему фронту такта Т2 проц-р анализирует наличие сигнала HLD.Запрос захватат уст-ся внешним устр-вом и в общем сл. асинхронен с тактовым импульсами.Если HLD=1,пр-р переходит в режим захвата,устанавливая сигнал HLDA,и по этому сигналу ША и ШД перех-т в 3 сост-е(экв-но разомкнутому ключу),т.е. откл-ся от СМ.Проц-р нах-ся в откл-ом сост-ии до тех пор,пока внешнее устр-во не закончит обмне инф-ей и не уст-т HLDA=0.Тогда по переднему фронту импульса С1 проц-р перех-т в такт Т1 след цикла.