11. Общие принципы построения risc –процессоров, особенности Старнфордской архитектуры.

а)выдел-е обл прим-я и класса решаемых задач;

б)в этих задачах выдел-ся команды;

в)выдел-ые команды реализуются аппаратно с мах-но доступным быстродействием.При этом исп-ся простые способы адресации и простые инструкции.Обычно за один такт вып-ся одна команда;

г)если введ-е новых команд не требует больших затрат, то они вв-ся;

д)разр-ка RISC-проц-ров ориентир-ся на яз. Прогр-я выс. ур-ня и конвейерный тип вып-я команд. Особенности Старнфордской архитектуры: построение оптимизирующего компилятора, к-й выпет след ф-ии: уменшение числа ломок конвейера и оптимизация работы аппар-ых рес-сов(кажд аппаратному рес-су присваивали свой цвет). Резко сократилось число РОНов,но увел-сь сложность оптимизирующего компилятора.

12. КЭШ-память.Увел.объема памяти ведет к ум-ю быстр-я(увел. время на ДШ-ю).Кроме того,увеличение числа обращений к внешней памяти снижает быстр-е внутри кристалла прмерно на порядок.Подавляющее б-во программ носит циклический характер.Кэш предназначена для хранения копий наиб часто вып-ых команд.кэш располаг-ся внутри кристалла ЦП, и время обращения к кэш на порядок выше, чем к глоб ДОЗУ.Кэш-память имеет стр-he 256 слов на 27 разр. Мл. часть адреса L (разр с А2 по А9) возбуждает о. из 27-разр-ых ячеек кэш-памяти,т.е. 8 разр-в ук-ют адрес о. из 256 ячеек.Ст. часть адреса М наз. тэгом.Процессор,обращаясь к кэшу, выставляет на ША адрес.Мл. часть адреса возбуждает о. из 256 ячеек кэш.Ст.часть сравнивается с тэгами,зап-ми в 1-ом и 2-ом банках кэш.Если М с тэгами не совпало,то таких в кэш нет.Следует обратиться к ДОЗУ(hit=1).Если совпало-такой адрес уже выставлялся и инф-я нах-ся в кэш.Hit=0 также поступает на мультиплексор S,и сигнал А1 ч-з МХ S выдает на ШД 16-разр-е данные одного и з банков кэш. V-признак ист-ти.По сбросу уст-ся в ). При наличии инф-ии в кэш, уст-ся в 1.S-пр-к старости или выборки банка.

13. Виртуальная память(ВП).ВП создает впечатление,будто при небольших объемах ОЗУ пользователь имеет большой объем ОЗУ.Это достигается за счет исп-я внешних носителей инф-ии.При орг-ии ВП физичекое ОЗУ разбив-ся на стр-цы.Контроллер ВП имеет столько ячеек АЗУ, сколько физ стр-ц м иметь ОЗУ.Проц-р выставляет на ША 32-разр. Адрес.АЗУ сравнивает абс.№ стр-цы М с №-ми стр-ц М*, загр-ми в физ. ОЗУ.Если М=М*,то д-я стр-ца нах-ся в физ.ОЗУ и № этой стр в физ.ОЗУ задается полем К(4р).Поле К вкл эту стр в физ ОЗУ.Мл. часть адр L возбуждает ячейку памяти на выбранной стр-це.Если М≠М*,то д-й стр нет в физ ОЗУ. Формируется сигнал Q,к-й вызывает п/пр-му прерывания процессора, к-ой треб-ся загрузить недостающую стр-цу из внешнего ЗУ.При этом необх проверить,есть ли свободное пр-во;проанализировать поле признаков(если V=0,то есть своб стр и на ее место м загрузить др из физ ОЗУ); проанализировать признак старости R(если V=1).При этом,если w=0(признак записи), от истинная копия стр нах-ся на ж.диске и ее м уничтожить.Если w=1,то команда записи проходила и надо вернуть стр на старое место.При работе со стр-цами анализируются признаки приоритетности стр-ц.

АВ

00-отлько чт.

01-чт.+зап.

10-чт.польз.+все операции ОС

11-чт+зап пользов+все действ.ОС

Если объем стр мал,то прерывания на замену стр происх часто,если нет- реже.Для организации ВП треб-ся ср-ва аппаратной поддержки.

14. Синхронный способ подключения ВУ к СМ.При этом предполагается,что ВУ всегда готово к обмену инф-ей(<=>быстр-е ВУ >=быстр-я ЦП).ЦП выставляет на ША алрес ВУ и в программно-доступный RG1 записывает С ШД код команды,предназначенной для ВУ. ВУ периодически обращается по адресу CS0* и ч\з ШФ2 считывает содержимое RG1. Получив код команды ВУ выполняет ее и рез-т выполнения запис-ет в RG2 по адресу CS1*. ЦП выдерживает некотору паузу затеем обращается к RG2 по адресу CS1 и считывает рез-т вып-я команды.

15. Асинхронный способ подключения ВУ к СМ.ЦП записывает в RG1код команды для ВУ.Процессор(П) ВУ, периодически обращаясь к RG1 ч\з ШФ3, считывает код команды.После чего ВУ обращается по адресу CS2* и записывает СС,в к-м сообщает, что приступило к вып-ю команды,но рез-т еще не готов.После окончания вып-я команды П ВУ,обращаясь по адресу CS1*,зап-ет рез-т в RG2,а после по адресу CS2* запис-ет в RG3 CC ВУ. Рез-т вып-я готов и его м считывать из RG2.ЦП периодически обращается по адресу CS2 и ч/з ШФ3 считывает СС ВУ. Получив код,что рез-т готов,ЦП обращ-ся по адресу CS1 и ч/з ШФ1 счит-ет рез-т из RG2.

16. Требования к кодам команд и способы кодирования микрокоманд.:а)указывать на код операции;б)ук-тьна адрес(адреса) одного(неск-их) операндов,участвующих в вып-ии д-й команды;в)указ-ть адрес,куда д пом-ся рез-т вып-я команды;г)ук-ть на адрес след. команды. Способы кодирования микрокоманд:а)Горизонтальное(кажд. Управл. возд-ю выдел-ся свой свой разряд в рег-ре мккоманд.(+):выс.быстродействие(-):большие аппаратные затраты); б)Вертикальное(в рег-р мккоманд зап-ся код yi,к-е необх вып-ть.ВЫйгрыш в апппаратых затратах, но прийгрыш в быстродействии); в)Вертикально-горизонтальное(все мно-во yi разбивается на k-п/групп по принципу несовместимости команд или встречающихся очень редко.№ группы задается вертикально в виде двоичнго кода,а yi-горизонтально); г)Горизонтально-вертикальное(№ группы кодир-ся горизонтально,а yi вертикально.Выс быстр-е,а аппаратные затраты занимают пром-е положение м/ду в) и г))

17. Организация ЭВМ типа IBM PC (AT).Шина – сов-ть проводов,объед-ых функц-ым назначением. Слоты вкл-ся в СИ.Буфера увел-ют нагруз-ю спос-ть.Тактовые импульсы имеют амплитуду 12 В.Одно обращение ЦП к памяти – цикл. Такт – период тактовой частоты процессора.При обращении происх либо запись,либо чт.После вкл пит-я на вх процессора подается сигнал сброса RS. По этому сигналу обнуляется содержимое счетчика команд, обнуляются триггеры, аккумулятор и регистр команд. По сбросу этого сигнала процессор начинает цикл чтения 1 команды п/программы начального пуска нулевого адреса. SYNC сообщает о начале нов. Цикла обращения к памяти или ВУ и сопровождет это появлением на ШД ССП.ССП сообщает СК и всем заинтересованным устр-вам о том, что б происх-ть в данном цикле.В СМ активны 0 для искл-я обрыва,к-й воспр-ся как 1.СК на основе ССП формирует сигналы ШУ RD,WR,RDIO,WRIO,INTA-активные 0.СК зап-ся в СССП.Формир-ся ВУ.СССП=SYNC^C1. По этому сигналу ССП защелкивается в СК.В такте Т2 по переднему фронту С2 проц-р составляет сигнал чтения. ВУ,получив сигнал чт и адрес с ША, должны выставить данные на ШД и сопроводить эти данные с сигналами готовности ready=1.Этот сигнал асинхронен и выставл-ся ВУ.Процессор по переднему фронту С1 проверяет наличие этого сигнала.Если ready=0, то данных на ШД нет.Проц-р перходит в такты ожидания(WI=1).Любой такт процессор б воспринимать как такт Т2,пока не появится сигнал ready=1. Т3:по переднему фронту индекса С1 проц-р снимает сигнал ready=0.Значит, м убрать данные с ШД и снять сигнал гот-ти.Если для вып-я команд больше тактов н треб-ся,то процессор переходит к такту Т1 след цикла.Если в предыд цикле был считан код команд, то для ее вып-я понад-ся такты Т4 и Т5.В цикле записи сигнал ready означает,что данные с ШД ВУ получены.