- •1. Введение
- •2. Дискретизация аналоговых сигналов
- •2.1 Квантование по уровню
- •2.2 Квантование по времени
- •2.3 Квантование по уровню и по времени
- •2.3.1 Расчет погрешности ацп
- •2.3.2 Выбор величины шага квантования по времени
- •3. Применение алгебры логики (булевой алгебры) при анализе и синтезе цифровых электронных устройств
- •3.1 Определение и способы задания переключательных функций
- •3.4 Базисные логические функции
- •3.5 Принцип двойственности булевой алгебры
- •3.8 Совершенная дизъюнктивная нормальная форма (сднф) записи булевых выражений
- •3.9 Дизъюнктивная нормальная форма (днф)
- •3.10 Совершенная конъюнктивная нормальная форма (скнф) записи булевых выражений
- •3.11 Конъюнктивная нормальная форма (кнф)
- •3.12 Минимизация логических функций
- •3.12.1 Алгебраический способ минимизации пф
- •3.12.2 Минимизация пф с использованием диаграмм Вейча (карт Карно)
- •3.12.2.1 Минимизация пф с помощью диаграмм Вейча
- •3.12.2.1.1 Общие правила минимизации
- •3.12.2.1.2 Примеры минимизации пф с помощью диаграмм Вейча
- •3.12.2.2 Минимизация пф с помощью карт Карно
- •4. Логические элементы
- •4.1 Инвертор (логический элемент не)
- •4.2 Конъюнктор (логический элемент и)
- •4.3 Дизъюнктор (логический элемент или)
- •4.4 Повторитель
- •4.7 Исключающее или
- •4.8 Сложение по модулю два (нечетность)
- •4.9 Сложение по модулю два с отрицанием (четность)
- •4.10 Эквивалентность
- •4.11 Неэквивалентность
- •4.13 Запрет
- •4.14 Логические элементы с открытым коллектором
- •4.15 Логические элементы с третьим состоянием
- •5. Реализация логических функций в разных базисах
- •5.1 Базисные наборы лэ и их взаимосвязь
- •5.2 Реализация логических функций в различных базисах
- •5.2.1 Реализация элемента “Равнозначность” (исключающее или - не)
- •5.2.2 Реализация элемента “Неравнозначность” (исключающее или, сумма по модулю два)
- •5.2.3 Реализация элемента “Запрет”
- •5.2.4 Реализация многобуквенных логических функций на элементах с небольшим количеством входов
- •6. Параметры и характеристики цифровых интегральных микросхем (имс)
- •6.1 Коэффициент объединения по входу (Коб)
- •6.2 Коэффициент разветвления по выходу (Краз)
- •6.3 Статические характеристики
- •6.4 Помехоустойчивость
- •6.5 Динамические характеристики и параметры
- •6.6 Вид реализуемой логической функции
- •6.7 Потребляемые токи и мощность
- •6.8 Входные и выходные токи, напряжения
- •6.9 Пороговые напряжения
- •6.10 Допустимые значения основных параметров
- •7. Базовые логические элементы
- •7.1 Базовый ттл (ттлш) - элемент и-не
- •7.2 Базовый эсл - элемент или/или-не
- •7.3 Базовый кмоп-элемент или-не
- •8. Генераторы тактовых импульсов (гти) на логических элементах
- •8.1 Гти на двух инверторах
- •8.2 Гти на 3-х инверторах.
- •9. Функциональные устройства компьютерной (цифровой) электроники
- •9.1 Комбинационные цифровые устройства (кцу)
- •9.1.1 Анализ и синтез кцу
- •9.1.1.1 Анализ кцу
- •9.1.1.2 Синтез кцу
- •9.1.2 Типовые кцу
- •9.1.2.1 Шифраторы и дешифраторы
- •9.1.2.1.1 Шифраторы двоичного кода
- •9.1.2.1.2 Шифраторы двоично-десятичного кода
- •9.1.2.1.3 Дешифраторы двоичного кода
- •9.1.2.1.4 Дешифратор bcd-кода в семисегментный код
- •9.1.2.1.4.1 Семисегментные индикаторы на светодиодах
- •9.1.2.2 Мультиплексоры и демультиплексоры
- •9.1.2.2.1 Мультиплексоры
- •9.1.2.2.2 Демультиплексоры
- •9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)
- •9.1.2.3 Сумматоры и полусумматоры
- •9.1.2.4 Устройства контроля четности (укч)
- •9.1.2.5 Цифровые компараторы
- •9.1.3 Использование для проектирования кцу мультиплексоров, дешифраторов и постоянных запоминающих устройств
- •9.1.3.1 Построение кцу на мультиплексорах
- •9.1.3.2 Построение кцу на дешифраторах
- •9.1.3.3 Построение кцу на постоянном запоминающем устройстве (пзу)
- •9.2 Последовательностные цифровые устройства
- •9.2.1 Триггеры
- •9.2.1.1 Триггеры на логических элементах
- •9.2.1.1.1 Rs - триггеры
- •9.2.1.1.1.1 Асинхронные rs - триггеры
- •9.2.1.1.1.2 Синхронные rs - триггеры
- •9.2.1.1.2 Т-триггеры (триггеры со счетным входом)
- •9.2.1.1.3 D-триггеры (триггеры задержки)
- •9.2.1.1.4 Jk-триггеры
- •9.2.1.2 Триггеры в интегральном исполнении
- •9.2.2 Регистры
- •9.2.2.1 Параллельные регистры
- •9.2.2.2 Последовательные (сдвигающие) регистры
- •9.2.2.3 Регистры сдвига
- •9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры
- •9.2.2.5 Регистры в интегральном исполнении
- •9.2.3.1 Асинхронный суммирующий двоичный счетчик с последовательным переносом
- •9.2.3.2 Асинхронный вычитающий двоичный счетчик с последовательным переносом
- •9.2.3.3 Асинхронные реверсивные двоичные счетчики с последовательным переносом
- •9.2.3.4 Синхронный счетчик со сквозным переносом
- •9.2.3.5 Десятичные счетчики
- •9.2.3.6 Счетчики в интегральном исполнении
- •9.2.4 Делители частоты
- •9.2.5 Распределители
- •10. Связь мп-ра и омэвм с аналоговым объектом управления и с пк
- •10.1 Структура типичной локальной микропроцессорной системы управления (лмпсу)
- •10.1.1 Назначение и схемная реализация отдельных узлов лмпсу
- •10.1.1.1 Аналоговый мультиплексор (ампс)
- •10.1.1.2 Устройство выборки-хранения (увх)
- •10.1.1.3 Аналого-цифровой преобразователь (ацп)
- •10.1.1.4 Ведомая однокристальная микроЭвм (омэвм)
- •10.1.1.5 Шинный формирователь (шф)
- •10.1.1.6 Регистры (Рг1...Рг3)
- •10.1.1.7 Схемы согласования уровней (ссу1...Ссу3)
- •10.1.1.8 Цифро-аналоговые преобразователи (цап1...Цап3)
- •10.2 Применение ацп и увх при вводе аналоговой информации в мпс
- •10.2.1 Расчет ацп
- •10.2.2.1 Описание микросхемы к1113 пв1
- •10.2.2.2 Расчет микросхемы к1113 пв1
- •10.2.2.3 Ввод данных от ацп в мпс через ппи в режиме 0
- •10.2.3 Устройство выборки и хранения (увх)
- •10.2.3.1 Обоснование применения увх
- •10.2.3.2 Принцип действия, схема и основные параметры увх
- •10.2.3.3 Функциональные возможности и схема включения микросхемы увх к1100ск2 (кр1100ск2)
- •10.2.4.1 Описание микросхемы max154. Временные диаграммы и режимы работы
- •10.2.4.2 Расчет ацп max154
- •10.3 Применение цап при выводе цифровой информации из мпс
- •10.3.1 Расчет цап на матрице r-2r c суммированием токов
- •10.3.2.1 Описание микросхемы к572 па1
- •10.3.2.2 Расчет цап к572 па1
- •10.3.3.1 Описание микросхемы max506
- •10.3.3.2 Расчет цап max506
- •10.4 Особенности аппаратной и программной реализации модуля ацп-цап мпс
- •10.4.1 Аппаратный уровень:
- •10.4.2 Программный уровень:
- •10.5 Обмен между мп-м (омэвм) и пк по последовательному каналу связи с помощью интерфейса rs-232с
- •10.5.1 Устройство асинхронное программируемое приёмопередающее (уапп)
- •10.5.2 Устройство преобразования уровней (упу)
- •10.5.3 Разъём rs-232с
- •10.5.4 Буферный регистр адреса rs-232c
- •10.5.5 Шинный формирователь
- •10.6 Выбор и расчет датчиков, нормирующих преобразователей и фильтров нижних частот (фнч)
- •10.6.1 Выбор и расчет датчиков и нормирующих преобразователей
- •10.6.1.1 Выбор датчиков
- •10.6.1.2 Выбор нормирующих преобразователей
- •10.6.2 Выбор фнч
- •10.6.3 Расчет фнч
- •10.7 Разработка схемы алгоритма и управляющей программы
3.12.2.2 Минимизация пф с помощью карт Карно
На рисунке 3.5 показан пример карты Карно для ПФ четырех переменных (n=4).
Рисунок 3.5
Каждая клетка в картах Карно так же, как и в диаграммах Вейча соответствует определенному набору переменных. Соседние клетки соответствуют наборам, отличающимся значением одной из переменных. Каждая строка и столбец обозначаются значением конкретной переменной или комбинацией (произведением) переменных в прямой или инверсной форме.
Клетки, помеченные переменными в прямой форме, соответствуют наборам, где эти переменные принимают единичные значения, а клетки, обозначенные переменными в инверсной форме – наборам, где эти переменные равны нулям.
Карты Карно удобно использовать, если ПФ задана в виде булевого выражения в СДНФ.
Например,
(3.14)
Правила минимизации с помощью карт Карно в основном аналогичны правилам, изложенным при рассмотрении диаграмм Вейча. Отличие состоит в заполнении карты Карно единицами. Если диаграмма Вейча заполняется единицами в соответствии с номерами наборов, на которых исходная ПФ принимает единичное значение, то в карте Карно единицы ставят в клетки, лежащие на пересечении строк и столбцов карты, помеченных комбинациями переменных, которые при их перемножении дают запись соответствующей конституенты единицы (конъюнкции) в булевом выражении минимизируемой функции (3.14). На рисунке 3.5 показан пример заполнения карты Карно по выражению (3.14), содержащему шесть конституент единиц.
Булево выражение минимизированной ПФ имеет вид
.(3.15)
Другие примеры использования диаграмм Вейча и карт Карно показаны в [3, 18].
4. Логические элементы
Для аппаратной реализации булевых выражений используется некоторый набор логических элементов, выпускаемых в виде интегральных микросхем (ИМС). Существуют специализированные ИМС, разработанные методами интегральной технологии специально для получения требуемой логической зависимости. Специализированные ИМС не требуют никаких паяных межсоединений и обладают высокой надежностью. Однако разработка подобных микросхем экономически оправдана лишь при большом объеме выпуска. Примером может служить массовый выпуск специализированных БИС для электронных часов, микрокалькуляторов и т.д.
Помимо специализированных ИМС имеется универсальный набор логических элементов в виде ИМС, обеспечивающий реализацию любых логических функций. К этому набору можно отнести: инвертор; конъюнктор; дизъюнктор; повторитель; И-НЕ; ИЛИ-НЕ; исключающее ИЛИ; сложение по модулю два (нечетность); сложение по модулю два с отрицанием (четность); эквивалентность; неэквивалентность; И-ИЛИ-НЕ; запрет и др.
4.1 Инвертор (логический элемент не)
Инвертор реализует логическую функцию
.(4.1)
Ниже показаны его обозначение на электрических схемах (рисунок 4.1,а) и принципиальная схема (рисунок 4.1,б).
А Б
Рис. 4.1
4.2 Конъюнктор (логический элемент и)
Конъюнктор реализует логическую функцию
.(4.2)
Ниже показаны его обозначение на электрических схемах (рисунок 4.2,а), принципиальная схема (рисунок 4.2,б) и таблица истинности (таблица 4.1).
А Б
Рисунок 4.2
Таблица 4.1
№ набора |
B |
A |
F |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
2 |
1 |
0 |
0 |
3 |
1 |
1 |
1 |
Термин “логический” обычно применяют по отношению к процедуре принятия решения. В таком случае можно сказать, что логический элемент – это такая схема, которая “основываясь” на входных сигналах, “может решать”, что ей ответить на выходе - “да” или “нет”. Схема конъюнктора на рисунке 4.2,б отвечает “да” (на выходе появляется высокий уровень напряжения) только в том случае, когда на оба её входа поданы сигналы “да” (оба входных напряжения имеют высокий уровень).
Рисунок 4.3
На рисунке 4.3 показана схема исследования логического элемента И в лабораторных условиях.
Входы логического элемента подключены к ключам SA1 и SA2. Индикатором выхода служит светодиод. Если на входах А и В возникают сигналы НИЗКОГО логического уровня (земля), то светодиод не излучает. Эту ситуацию отражает первая строка таблицы 4.2.
Таблица 4.2
|
Входы |
Выход |
||||
|
B |
A |
F |
|||
|
Уровень напряжения |
Двоичный Сигнал |
Уровень напряжения |
Двоичный сигнал |
Излучение |
Двоичный сигнал |
Строка 1 |
Низкий |
0 |
Низкий |
0 |
Нет |
0 |
Строка 2 |
Низкий |
0 |
Высокий |
1 |
Нет |
0 |
Строка 3 |
Низкий |
1 |
Низкий |
0 |
Нет |
0 |
Строка 4 |
Высокий |
1 |
Высокий |
1 |
Есть |
1 |
Помимо значений уровней напряжений и отметки наличия излучения входные и выходные сигналы в таблице 4.2 обозначены двоичными цифрами: 0 и 1. Согласно строке 1, если на оба входа поданы двоичные нули, то на выходе логического элемента также возникает двоичный нуль. Двоичная единица на выходе элемента И появляется только в том случае, когда на оба входа А и В поданы двоичные единицы.
Двоичной единице, или напряжению ВЫСОКОГО уровня, в точках А, В или F соответствует потенциал +5В относительно земли. Двоичный нуль, или напряжение НИЗКОГО уровня, в точках А, В или F соответствует потенциалу земли (точнее, близко к потенциалу земли, т.е. к нулю). Мы применяем здесь так называемую “положительную логику”, поскольку для получения двоичной единицы используется положительное напряжение +5В. При работе с цифровыми электронными устройствами мы чаще всего будем иметь дело с “положительной логикой”.
