3.7.1 Функция переходов т-триггера.

Т

T_n Qⁿ

Tn	Qn	Qn+1
0 0 1 1	0 1 0 1	0 1 1 0

Q_n

Рис.3.8 Интегральный T - триггер

Qⁿ=1 1^e состояние

Qⁿ=0

Qⁿ=0

0^e состояние

Qⁿ=1

Qⁿ⁺¹= (Tⁿ & Qⁿ) (Tⁿ & Qⁿ) = Tⁿ +Qⁿ

+ - обозначение операции mod₂ (суммирование по модулю 2)

3.7.2 Схемная реализация т-триггера на базе логических элементов (и, или, нет).

&

τ

1

1

τ

&

Входная логика память

1

1 1 1 0 Qⁿ

Tⁿ=1

0

0 0 1 Qⁿ

И задержка ИЛИ НЕ

Рис.3.9 Структура счетного T- триггера.

3.7.3 Функция переходов т-триггера

Пусть задано единичное состояние элемента памяти.

Входная Память

Т

логика

Qⁿ=1

Qⁿ=0

Error: Reference source not found

Рис.3.10 Обозначение интегрального T- триггера

Определяем условия активности входных элементов i.

Элемент задержки обеспечивает поступление сигнала на запоминающую часть схемы после окончания действия входного сигнала Tⁿ и обеспечивает устойчивое переключение двух ветвей элементов памяти.

RS – триггер:

R

S

Rⁿ Qⁿ

Sⁿ Qⁿ

Рис. 3.11 Обозначение интегрального RS - триггера

Таблица 3.9

Rn	Sn	Qn	Qn+1
0 0	0 0	0 1	0 1
1 0	0 1	0 1	0 1
1 0	0 1	1 0	0 1
1 1	1 1	0 1	- -

1

2

3

4

1. При отсутствии входных воздействий, элемент памяти сохраняе т своё состояние.

2. Элемент памяти подтверждает своё состояние, если, находясь в нулевом состоянии, получает воздействие на R-вход или, находясь в единичном состоянии, получает воздействие на S-вход.

3. Элемент, находящийся в единичном состоянии переходит в нулевое состояние при воздействии возмущения на вход- R.

Элемент, находящийся в нулевом состоянии переходит в единичное состояние при воздействии возмущения на вход- S.

4. При одновременном воздействии сигнала на входы R и S состоянии элемента памяти не определённо однозначно.

Аналитически это состояние описывается уравнением запрета.

Rⁿ&Sⁿ=0

(1)

Qⁿ⁺¹= (Rⁿ&Sⁿ&Qⁿ) (Rⁿ&Sⁿ&Qⁿ) (Rⁿ&Sⁿ&Qⁿ)

RS – триггер является основным элементом для построения запоминающих устройств на одно машинное слово.