3 Структура памяти и распределения данных

Определим биты адреса для частичной селекции ПЗУ и ОЗУ:

ПЗУ: 2К = 2¹¹ → A10-A0 – адрес байта ПЗУ,

A19-A11 – полный адрес модуля ПЗУ,

A12 – адрес модуля ПЗУ для частичной селекции.

ОЗУ: 4К = 2¹² → A11-A0 – адрес байта ОЗУ,

A19-A12 – полный адрес модуля ОЗУ,

A12 – адрес модуля ОЗУ для частичной селекции.

Структура 16-битной подсистемы памяти, ёмкостью 6 Кбайт представлена на рисунке 4.

Адрес A19-A0, #BHE

10

10

11

11

CS1

H – банк . L – банк

1 Кб . 1 Кб

#CS2 .

.

.

A10-A1

A10-A1

A12

A11-A1

A12

A11-A1

#CS2

H – банк . L – банк

2 Кб . 2 Кб

. #W/R

.

.

ПЗУ

#BHE

A0

ОЗУ

#ЧтЗУ

#ЗпЗУ

D15-D8

D7-D0

D15-D8

D7-D0

16

Данные D15-D0

Рисунок 4 – Структурная организация модуля ЗУ ёмкостью 6 КБ

Распределение адресов модуля ЗУ 6 Кбайт.

Адрес 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0	Диапазон адресов	Тип ЗУ	Сигнал #yi
0 0 0 0 0 0 0 0 x x x x x x x x x x x x	[00000-00FFF]	ОЗУ 4 КБ	#y0
1 1 1 1 1 1 1 1 1 x x x x x x x x x x x	[FF800-FFFFF]	ПЗУ 2 КБ	#y1

Полная адресация битами

A19 – A11

Частичная адресация

битом A12

Т

JMP 0000 0FF80

аким образом, карта памяти имеет следующий вид (рис.5):

Не исполь-

зуется

ПЗУ 2 КБ

ОЗУ 4 КБ

FFFFF

FFFF0

FF800

CS=FF80

IP=0000

00FFF

00000

DS=0000

CS=FFFF

IP=0000

Рисунок 5 – Карта памяти модуля ЗУ 6 КБ

В схеме памяти используется полная селекции модулей ОЗУ и ПЗУ на основе разрядов адреса A19 – A11.

Функциональная схема модуля ЗУ ёмкостью 6 Кбайт представлена на рисунке 6.

Рисунок 6 – Функциональная схема модуля ЗУ ёмкостью 6 КБ

Для реализации подсистемы памяти с организацией 3К×16 бит требуются:

для ПЗУ – две БИС КР556РТ20 с форматом кристалла 1К×8 (t_выб = 65 нс),

для ОЗУ – две БИС К537РУ8 с форматом кристалла 2К×8 (t_выб = 200 нс).

4 Разработка схемы алгоритма функционирования МПС, реализующей операцию цифровой фильтрации

4.1 Укрупнённая схема алгоритма функционирования МПС

Рисунок 7 – Укрупнённая схема алгоритма функционирования МПС

4.2 Схема алгоритма вычисления выражения

ЦФ Y_n = (9X_n−3X_n-1−5X_n-2+3X_n-3)∕4

Рисунок 8 – Схема алгоритма вычисления выражения Y_n = (9X_n−3X_n-1−

−5X_n-2+3X_n-3)∕4

4.3 Схема алгоритма вычисления W1 ← 9X_n и регистровая модель этой операции

В результате выполнения следующего алгоритма результат W1 ← 9X_n записывается в BX:BP.

Рисунок 9 – Схема алгоритма вычисления W1

Рисунок 10 – Регистровая модель вычисления W1

4.4 Схема алгоритма вычисления W2 ← W1 – 3X_n-1 и регистровая модель этой операции

В результате выполнения следующего алгоритма результат W2 = W1 –

– 3X_n-1 записывается в BP:BX.

Рисунок 11 – Схема алгоритма вычисления W2

Рисунок 12 – Регистровая модель вычисления W2

5. Схема алгоритма вычисления W3 ← W2 – 5X_n-2 и регистровая модель этой операции

В результате выполнения следующего алгоритма результат W3 = W2 –

– 5X_n-2 записывается в BP:BX.

Рисунок 13 – Схема алгоритма вычисления W3

Рисунок 14 – Регистровая модель вычисления W3

5. Схема алгоритма вычисления W4 ← W3 + 3X_n-3 и регистровая модель этой операции

В результате выполнения следующего алгоритма результат W4 = W3 +

+ 3X_n-3 записывается в BP:BX.

Рисунок 15 – Схема алгоритма вычисления W4

Рисунок 16 – Регистровая модель вычисления W4

5. Схема алгоритма выявления переполнения и деления на 4 и регистровая модель этой операции

Рисунок 17 – Схема алгоритма выявления переполнения и деления на 4

Рисунок 18 – Регистровая модель выявления переполнения и деления на 4

5. Схема алгоритма формирования очереди и регистровая модель этой операции

Рисунок 19 – Схема алгоритма очереди

Рисунок 20 – Регистровая модель формирования очереди