2 «0» PrA Структурная схема цп

TANK G

X1 К1810 CLK

X2 ГФ84 CLR

EFI RDY

#RES

#CSYN

F/#C

RDY1

#AE1

RDY2 PCLK

#AE2

15 МГц

MN/#MX CPU #BHE

CLK К1810 A19-

CLR ВМ86 -A16

RDY AD15-

-AD0

NMI

INTR

#ST2-

-#ST0

#LOCK

RQ/E₁

RQ/E₀

DI RG DO

0 К580 0

. ИР82 .

. .

20 3 шт. 20

STB

#CS

4

#BHE

16

20

A19-

-A0

ША

ШФ

DI F DO

0 К580 0

. ВА86 .

. .

15 2 шт. 15

Т

#CS

16

D15-

-D0

+5 В

D1

200 к

1 мкФ

«Пуск»

Схема сброса

#ST2- SC STB

-#ST0 К1810 DE

CLK ВГ88

OP/#IP

IOB

#AE #MEMR

#MEMW

#IOR

CE #IOW

#INTA

1

3

CLK

#ЧтЗУ

#ЗпЗУ

«1»

#ЧтВУ

#ЗпВУ

#INTA

Рисунок 3 – Структурная схема ЦП на основе МП К1810ВМ86

Схема (рис.3) состоит из:

1. G – БИС генератора тактовых сигналов К1810ГФ84 – обеспечивает формирование сигналов синхронизации CLK и PCLK для МП и ВУ, формирует сигналы сброса CLR и готовности RDY для МП. МПС синхронизируется от внешнего генератора, подключенного ко входу EFI, или от внутреннего генератора. При этом ко входам X1, X2 внутреннего генератора подключается кварцевый резонатор с частотой F = 15 МГц. Тип генератора (внутренний/внешний) задаётся входным сигналом F/#C (0 – внутренний, 1 – внешний). Если вместо резонатора используется LC-цепь, то она подключается к входу TANK. CLK формируется путём деления частоты задающего генератора F на 3, а сигнал PCLK – путём деления CLK на 2. Значение CLK = F/3, а PCLK = CLK/2. БИС генератора формирует сигнал сброса CLR для МП при подаче на вход #RES сигнала начальной установки. Выходные сигналы CLR и RDY могут формироваться при использовании одноступенчатой логики, когда сигнал #CSYN = 1, или по двухступенчатой логике (#CSYN = 0), при которой фронты сигналов RDY, CLR строго привязаны к импульсам синхронизации CLK.

2. CPU – БИС МП К1810ВМ86.

3. RG – БИС регистра адреса, состоящий из трёх 8-битных регистров К580ИР82.

4. F – БИС шинный формирователь (ШФ), содержащий две БИС К580ВА86.

5. SC – БИС контроллера шины К1810ВГ88 – позволяет на основе сигналов состояния #ST2 - #ST0 МП К1810ВМ86 сформировать набор управляющих сигналов для системной шины (СШ).

6. Схема сброса. При нажатии кнопки «Пуск» схемой формируется импульс, который подаётся на вход #RES генератора.

При подаче сигнала «пуск» на вход #RES БИС генератора К1810ГФ84 подаётся сигнал начальной установки. БИС генератора формирует сигнал сброса CLR для МП, а также сигнал готовности RDY для МП, когда на её ходы подаются сигналы RDY1, RDY2, которые разрешаются сигналами #AE1 и #AE2. Формируемые с выхода БИС сигналы CLK, CLR, RDY подключаются к одноимённым входам МП.

С помощью сигнала CLR МП переходит в начальное состояние. При первом сбросе длительность должна быть 50 мкс. При повторном сбросе длительность должна быть больше четырёх тактов (800 нс). При подаче CLR = 1 все выходные линии МП переходят в третье состояние. После снятия этого сигнала все выходные линии активны. По сигналу CLR внутренние регистры МП устанавливаются следующим образом:

DS, SS, ES, IP = 0000;

IF = 0 (прерывания запрещены);

CS = FFFF.

Значения остальных регистров не определены. На ША выставляется физический адрес (ФА):

ФА = CS*2⁴ + IP = FFFF0h.

Поэтому первую команду программы размещают по адресу FFFF0. Обычно это команда перехода JMP.

На вход CLK МП подаются сигналы синхронизации с частотой F = 5 МГц.

Сигнал RDY - сигнал готовности. При RDY = 0 приостанавливается действие МП на время чтения или записи данных на неопределённое число тактов, появляющихся после третьего такта машинного цикла. Сигнал RDY позволяет организовать интерфейс МП с медленно действующими ЗУ и ВУ, у которых время обращения t_обр > T = 200 нс.

NMI – запрос немаскируемого прерывания. Распознаётся всегда по положительному фронту этого сигнала после завершения текущей команды независимо от того, разрешены или запрещены прерывания.

INTR – запрос маскируемого прерывания. МП реагирует на этот сигнал, если прерывания разрешены.

По 16 линиям AD15 – AD0 в режиме мультиплексирования передаются вначале 16 младших бит адреса (A15 – A0), а затем – данных D15 – D0.

По линиям A19 – A16 передаются сигналы старших разрядов адреса.

Сигнал #BHE – сигнал разрешения старшего байта. Он служит для подключения банков памяти к ШД и активен, когда равен 0.

#ST2 - #ST0 – выходные сигналы состояния. В каждом цикле шины МП они показывают, что делает МП: чтение данных, запись и т.д., то есть они определяют тип цикла шины.

Сигналы состояний передаются в контроллер шины К1810ВГ88, который на их основе формирует набор управляющих сигналов. Нагрузочная способность управляющих сигналов составляет 16-32 мА.

Микросхема ВГ88 принимает код состояния #ST(2-0) в конце четвёртого такта или холостого такта T_i перед текущим тактом шины (за счёт опережающей выборки команд). А затем на его основе БИС формирует набор управляющих сигналов #ЧтЗУ, #ЗпЗУ и др. ВГ88 генерирует также удлинённые на один такт сигналы записи ЗУ и ВУ при работе с медленными ЗУ и ВУ.

ВГ88 задаёт режим работы с СШ сигналом IOB = 0 или с шиной в/в, когда IOB = 1.

Для однопроцессорных систем IOB = 0.

В этом режиме ВГ88 формирует управляющие сигналы STB, DE, OP/#IP для управления регистром адреса PrA и ШФ данных.

С помощью CE = 1 и #AE = 0 разрешается выдача сигналов чтения и записи ЗУ и ВУ и разрешения прерывания #INTA.

Сигнал #INTA требуется, если в схему включен программируемый контроллер прерываний (ПКП) К1810ВН59А.

Сигналы RQ/E₀, RQ/E₁ используются для многопроцессорных конфигураций МПС, например, когда подключен арифметический сопроцессор (АСП) К1810ВМ87.