Особенности ядра DSP56600
•1 X механизм: 1 MГц = 1 MIPS
•16 x 16 бит = 40 бит Умножение-Аккумулирование
•40-битный параллельный сдвигатель
•Поддержка с точностью до бита арифметики для GSM
•Совместимость кода с ядрами 56000 и 56300
•Вложенные аппаратные циклы Do
•Быстрые прерывания с автовозвратом
•Эмулятор на кристалле (OnCE)
•ФАПЧХ на кристалле
•Полностью статические операции на постоянном токе
•Специальное устройство управления энергопотреблением
•Режим ОЖИДАНИЯ ПРЕРЫВАНИЙ с низким энергопотреблением
•Ультраэкономичный режим STOP
Москва, 10-13 мая 2000г.
Энергопотребление 56652, 1.8V
M.CORE |
|
DSP |
|
Периферия |
|
|
Текущее |
|
|
||
16.8MГц |
|
58.8MГц |
|
M.CORE |
|
DSP |
|
|
потребление |
|
|
Stop |
|
Работа |
|
Не активна |
|
Активна |
|
|
35 mA |
|
|
|
|
|
|
|
|||||||
Stop |
|
Wait |
|
Не активна |
|
Активна |
|
|
4.5 mA |
|
|
Работа |
|
Stop |
|
Активна |
|
Не активна |
|
|
9 mA |
|
|
Doze/Wait |
|
Stop |
|
Активна |
|
Не активна |
|
|
3 mA |
|
|
Stop |
|
Stop |
|
Не активна |
|
Не активна |
|
|
60 uA |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Москва, 10-13 мая 2000г.
ПЕРИФЕРИЯ REDCAP
•Соединение периферии
•Интерфейс M•CORE- DSP (MDI)
•Периферия M•CORE
•Периферия DSP
•JTAG и OnCE
Москва, 10-13 мая 2000г.
Соединение периферии Redcap
Таймер протокола
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Очереди |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
SPI |
|
|
|
|
|
|
|
|
|
|
|
DSP56600 |
|
M·CORE |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
MCU-DSP IF |
|
|
|
|
|
|
|
|
|
|
|
ядро |
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
(MDI) |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
УПРАВЛЕНИЕ
ДАННЫЕ
ВЫЗОВ/ПРЕРЫВАНИЕ
Москва, 10-13 мая 2000г.
Интерфейс MCU-DSP (MDI)
•Используется для множества связей между ядрами M•CORE и DSP56600
•Разделяемая память 1К x16 для длинных сообщений
•Устройство управления и сообщений
–короткие сообщения (одиночное слово)
–очень короткие сообщения (биты флагов)
–информация о режиме энергопотребления отправляется в оба ядра
–MCU может вызывать любое прерывание DSP, сброс DSP или выводить из режима останова
–DSP может вызывать отдельные прерывания MCU
Москва, 10-13 мая 2000г.
MDI: разделяемая память
Буферы адреса и данных |
1K |
|
ОЗУ DSP |
|
|
|
DSP |
|
|
с двойным |
Шина данных Х |
|
доступом |
|
Шина |
Управление |
Управление |
|
M•CORE |
со стороны |
со стороны |
|
MCU |
DSP |
||
|
Контроллер доступа к разделяемой памяти
•Физически находится
в ОЗУ DSP
по адресам
X:$1C00-$1FFF
•Появляется для M•CORE, как резидент его пространства памяти
–M•CORE использует доступ по половине слова (16 бит)
•Доступ M•CORE не останавливает и не ограничивает DSP
–DSP имеет приоритет в случае объявления блоков по 1/4 K
–M•CORE нужен только один свободный цикл DSP для доступа
Москва, 10-13 мая 2000г.
MDI: поведение в режимах пониженного энергопотребления
•DSP может выводить M•CORE из режимов пониженного энергопотребления через MDI с помощью:
–прерывания передачи данных от DSP к M•CORE (если разрешено)
–запросы основных прерываний (если разрешены)
•M•CORE может выводить DSP из режима пониженного энергопотребления WAIT через MDI с помощью:
–прерывания передачи данных от M•CORE к DSP (если разрешено)
–прерывания командного вектора (если разрешены)
–немаскируемое прерывание командного вектора
•M•CORE может выводить DSP из режима STOP через MDI с помощью:
–установки бита DWS (DSP Wake from Stop) в MSR
–сброса DSP при установке бита DHR (DSP Hardware Reset) в MCR
•M•CORE синхронизирует разделяемую память, когда DSP находится в режиме STOP
–при входе DSP в режим STOP должны использоваться специальные процедуры, чтобы обеспечить синхронизацию разделяемой памяти
Москва, 10-13 мая 2000г.
QSPI: конфигурация каналов
•ОЗУ управления - выбирает каналы. Также управляет:
–передачей байта или двух байтов
–разрешением и запрещением RX
–активацией и деактивацией сигналов выбора кристалла во время передачи слов
•SCCRm - конфигурация независимого канала включает:
–скорость передачи
–фазу синхронизации
–порядок передачи байтов
•SPCR - полярность сигналов выбора кристалла (и некоторая информация о конфигурации очереди)
•QPCR, QDDR, QPDR - регистры управления портом
Москва, 10-13 мая 2000г.
Интерфейс внешней памяти M•CORE (EIM)
•6 сигналов выбора внешних устройств, каждый покрывает 16MB
•Особенности программирования каждого сигнала выбора кристалла включают:
–состояния ожидания
–запись и защита в режиме супервизора
–программируемый размер порта данных
•16 бит
•8 бит на младшей линии данных
•8 бит на старшей линии данных
•Сторожевой счетчик шины срабатывает после 128 циклов синхронизации
Москва, 10-13 мая 2000г.
Порт клавиатуры M•CORE (KPP)
•16 выводов: 8 строк x 8 стобцов (до 64 клавиш)
•Генерация прерывания по нажатию клавиши с устройством подавления сбоя
•Может определять одновременное нажатие двух клавиш
•Активен во всех режимах пониженного энергопотребления M•CORE
•Неиспользуемые линии и столбцы могут быть сконфигурированы как GPI/O
Москва, 10-13 мая 2000г.