Реализация на элементах rom
Инициализирующие значение элементов ROM представлены в таблице 11.
Вход HEX |
Выход |
||||||||
HEX |
Y0 |
Y1 |
Y2 |
Y3 |
INIT0 |
INIT1 |
INIT2 |
INIT3 |
|
0 |
5 |
0 |
1 |
0 |
1 |
C |
3 |
9 |
7 |
1 |
5 |
0 |
1 |
0 |
1 |
||||
2 |
B |
1 |
0 |
1 |
1 |
||||
3 |
A |
1 |
0 |
1 |
0 |
||||
4 |
0 |
0 |
0 |
0 |
0 |
8 |
2 |
6 |
2 |
5 |
4 |
0 |
1 |
1 |
1 |
||||
6 |
2 |
0 |
0 |
1 |
0 |
||||
7 |
8 |
1 |
0 |
0 |
0 |
||||
8 |
F |
1 |
1 |
1 |
1 |
D |
D |
B |
3 |
9 |
3 |
0 |
0 |
1 |
1 |
||||
A |
C |
1 |
1 |
0 |
0 |
||||
B |
E |
1 |
1 |
1 |
0 |
||||
C |
0 |
0 |
0 |
0 |
0 |
E |
C |
0 |
4 |
D |
8 |
1 |
0 |
0 |
0 |
||||
E |
D |
1 |
1 |
0 |
1 |
||||
F |
C |
1 |
1 |
0 |
0 |
||||
Таблица 11, инициализирующие значения элементов ROM
Схема, реализующая эти функции на основе элементов ROM16X1 приведена на рисунке 6.
Временная диаграмма работы этой схемы приведена на рисунке 7.
Рисунок 6, схема логического узла на элементах
Рисунок 7, временная диаграмма работы схемы на элементах ROM
Заключение
Поставленная задача проектирования комбинационного узла полностью решена тремя способами:
Постороение логической схемы в базисе И-НЕ из ДНФ с помощью карт Карно;
Постороение логической схемы в базисе ИЛИ-НЕ из КНФ с помощью карт Карно;
Постороение логической схемы на элементах ROM16X1, соответствующих табличным преобразователям (LUT) в архитектуре FPGA.