Оглавление
Введение…………………………………………………………………….2
Решение……………………………………………………………………..3
В базисе И-НЕ…………………………………………………………….4
В базисе ИЛИ-НЕ.………………………………………………………...7
Реализация на вентилях ROM…………………………………………….10
Заключение………………………………………………………………..12
Введение
В данной лабораторной работе необходимо построить комбинационный логический узел цифрового устройства, имеющий 4 входа X(0)-X(3) и 4 выхода Y(0)-Y(3). Каждой комбинации входных сигналов ставится в соответствие комбинация выходных сигналов по данным таблицы 1.
Вход |
F |
E |
D |
C |
B |
A |
9 |
8 |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
Выход |
5 |
5 |
B |
A |
0 |
4 |
2 |
8 |
F |
3 |
C |
E |
0 |
8 |
D |
C |
Таблица 1, соответствие выходных сигналов входным
Задачу необходимо решить тремя способами:
Построение модели функционального узла в базисе И-НЕ из ДФЛ с помощью карт Карно;
Построение модели функционального узла в базисе ИЛИ-НЕ из КФЛ с помощью карт Карно;
Построение модели функционального узла на элементах памяти ROM 16x1, соответствующих табличным преобразователям (LUT) в архитектуре FPGA.
Решение
Указанные преобразования выполняются четырьмя функциями алгебры логики, в соответствии с таблицей истинности, представленной в таблице 2. Временная диаграмма схемы, реализующей эти функции представлена на рисунке 1.
Вход |
Выход |
||||||||
HEX |
X0 |
X1 |
X2 |
X3 |
HEX |
Y0 |
Y1 |
Y2 |
Y3 |
0 |
0 |
0 |
0 |
0 |
5 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
5 |
0 |
1 |
0 |
1 |
2 |
0 |
0 |
1 |
0 |
B |
1 |
0 |
1 |
1 |
3 |
0 |
0 |
1 |
1 |
A |
1 |
0 |
1 |
0 |
4 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
5 |
0 |
1 |
0 |
1 |
4 |
0 |
1 |
1 |
1 |
6 |
0 |
1 |
1 |
0 |
2 |
0 |
0 |
1 |
0 |
7 |
0 |
1 |
1 |
1 |
8 |
1 |
0 |
0 |
0 |
8 |
1 |
0 |
0 |
0 |
F |
1 |
1 |
1 |
1 |
9 |
1 |
0 |
0 |
1 |
3 |
0 |
0 |
1 |
1 |
A |
1 |
0 |
1 |
0 |
C |
1 |
1 |
0 |
0 |
B |
1 |
0 |
1 |
1 |
E |
1 |
1 |
1 |
0 |
C |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
D |
1 |
1 |
0 |
1 |
8 |
1 |
0 |
0 |
0 |
E |
1 |
1 |
1 |
0 |
D |
1 |
1 |
0 |
1 |
F |
1 |
1 |
1 |
1 |
C |
1 |
1 |
0 |
0 |
Таблица 2, таблица истинности выходных функций
Рисунок 1, общая временная диаграмма работы схемы