
- •1 Введение
- •2 Основная часть
- •Раздел 1 архитектура и принципы построения эвм
- •Тема 1.1 Основные характеристики эвм
- •Тема 1.2 Общие принципы построения микро эвм
- •1) Протоколы обмена информации
- •2) Протоколы арбитража
- •3) Параллельная и последовательная передачи
- •4) Временная синхронизация процессов в микро эвм.
- •5) Режимы работы микро эвм
- •6) Формирование системной шины микро эвм.
- •Тема 1.3 Классификация средств вт
- •4 Микро эвм (пэвм).
- •Раздел 2. Функциональная и структурная организация эвм
- •Тема 2.1 Внутренняя структура эвм
- •1) Структурная схема эвм. Назначение базовых узлов и их функции.
- •Тема 2.2 Арифметическое логическое устройство (алу)
- •1) Формы представления информации в эвм
- •2) Представление алфавитно-цифровой информации и десятичных чисел
- •1 Классификация алу
- •2 Структура алу
- •Тема 2.3 Центральный процессор (цп)
- •2) Организация работы цп и оп
- •3) Система команд.
- •4) Программы и микропрограммное управления.
- •Тема 2.4 Устройство управления (уу)
- •2) Структурная схема уу
- •3) Способы адресации.
- •1. Прямая адресация.
- •4. Укороченная адресация.
- •4) Принцип организации системы прерываний
- •2. Характеристики системы прерываний
- •6) Маска прерываний
- •5) Прямой доступ к памяти
- •6) Интерфейс системной шины
- •Тема 2.5 Системная память
- •1) Иерархическая организация памяти в эвм.
- •2) Оперативная память
- •5) Основная память
- •6) Виртуальная память
- •1 Основные понятия
- •2 Виртуальная память при страничной организации.
- •3 Виртуальная память при сегментно-страничной организации.
- •7) Постоянная память для хранения bios
- •8) Защита памяти
- •Раздел 3 современные микро эвм
- •Тема 3.1 Технология сверхбыстрых ис и их влияние на архитектуру эвм
- •1) Архитектура эвм Фон-Неймана.
- •2 Раздельное кэширование кода и данных.
- •3 Введение блока предсказания перехода
- •2) Мп и микро эвм
- •3) Структура микро эвм
- •4) Особенности реализации оп в современных микро эвм
- •5) Периферийная организация эвм.
- •6) Мультипроцессорные системы
- •7) Системные ресурсы компьютера
- •Тема 3.2 Многопроцессорные и многомашинные вычислительные системы.
- •1) Общие сведения
- •2) Классификация вс
- •Тема 3.3 Архитектура памяти
- •1) Проблемы короткого машинного слова и архитектурные методы решения этих проблем.
- •2) Архитектура памяти (См. Раздел 2)
- •3) Форматы команд (См. Раздел 3)
- •Тема 3.4 Организация ввода/вывода и системы прерываний
- •1) Пространство ввода/вывода
- •2) Программное управление вводом/выводом
- •3) Ввод/вывод по прерываниям
- •4) Организация пдп
- •Раздел 4. Базовая архитектура 32 разрядных мп на примере i486
- •Тема 4.1 Регистровая структура мп
- •1) Пользовательские регистры мп (16 штук)
- •2) Сегментные регистры
- •3) Указатель команды eip/ip
- •4) Регистр флагов
- •Системные регистры мп i486 (15 штук)
- •1 Регистры pm
- •2 Регистры управления cr0 - cr3
- •3 Регистры отладки dr0 – dr7 – (Debug Registers)
- •4 Регистры проверки tr3-tr5, tr6, tr7.
- •Тема 4.2 Кодирование режимов адресации
- •1) 16 Битная адресация
- •2) 32 Битная адресация – применяется в защищённом режиме
- •Тема 4.3 Управление памятью
- •1 Сегментная организация памяти.
- •1) Общие понятия о сегментации.
- •2) Формат дескриптора сегмента
- •3) Права доступа сегмента ar
- •4) Дескрипторные таблицы
- •5) Селекторы сегментов
- •6) Образование линейного адреса
- •7) Локальная дескрипторная таблица (ldt)
- •8) Особенности сегментации
- •2) Страничная организация памяти
- •1 Структура страниц (лист 7)
- •2 Страничное преобразование адреса.
- •3 Формат элемента таблицы страниц pte
- •Тема 4.4 Защита по привилегиям
- •1) Уровни привилегий
- •2) Определение уровней привилегий
- •3) Привилегированные команды
- •4) Защита доступа к данным
2 Страничное преобразование адреса.
а) Одноэтапное преобразование адреса.
Лист 2
Рисунок 56 - Одноэтапное преобразование адреса.
Старшие 20 бит 32 разрядного линейного адреса (номер виртуальной страницы) служит для входа в таблицу страниц, где заменяются 20 битным физическим адресом страницы. Младшие 12 бит линейного адреса определяют положение байта внутри страницы (смещение в странице и остаются неизменными.
б) Двухэтапное преобразование адреса
Рисунок 57 - Двухэтапное преобразование адреса
Основой выступает регистр управления CR3, который называется базовым регистром каталога страниц PDBR и содержит 20 битный физический базовый адрес каталога. Младшие 12 бит регистра нулевые, поэтому каталог страниц выровнен на границу страниц в 4К. Каталог страниц – это корневая таблица страниц первого уровня, которую формирует операционная система при делении ОП на страницы. Каталог содержит 1024 32-х битных дескриптора, называемых элементами каталога страниц PDE – Page directory entry. Каждый из PDE адресует таблицу страниц второго уровня. Каждая из таблиц страниц (их может быть 1024) содержит 1024 32-х битных дескриптора, называемых элементами таблиц страниц PTE – Page Table Entry. Каждый из PTE адресует страничный кадр в физической ОП. Преобразование линейного адреса в физический происходит в 2 этапа.
1 этап: старшие 10 бит (31-22) линейного адреса, дополненные 2 младшими нулями, выбирают элемент каталога страниц PDE.
2 этап: Средние 10 бит линейного адреса (21-12), дополненные 2 младшими нулями, выбирают элемент таблицы страниц PTE. В PTE старшие 20 бит указывают базовый адрес страничного кадра в физической ОП, которые объединяются с младшими 12 битами (11-0) линейного адреса (смещения
байта в странице). В результате получается 32 битный физический адрес памяти, по которому производится обращение.
Для ускорения считывания применяется внутренняя кэш память, называемая ассоциативным буфером преобразования TLB, который контролируют регистры проверки TR6-TR7 (см. выше).
3 Формат элемента таблицы страниц pte
Рисунок 58 - Формат элемента таблицы страниц PTE
Форматы элементов PTE и PDE – одинаковы
Адрес страничного кадра – физический адрес страницы (20 бит)
В PDE этот адрес является адресом таблицы страниц второго уровня.
Поле Дост. (3 бита) – биты, доступные программисту.
Бит P – бит присутствия. P=1, страница находится в физической ОП, P=0 – на HDD.
R/W – бит чтения / записи
U/S – пользователь/супервизор – 1 бит для контроля привилегий. Если 0 - супервизор, иначе – пользователь
PCD – запрещает кэширование страниц.
PWT – запрещает сквозную запись в кэш l2
PCD, PWT – берутся из CR3
A – бит обращения
D – dirty – грязный бит. Он решает, нужно ли обращаться за страницей на диск или нет. То есть если P=0, то D=1. При P=1 D=0.
Тема 4.4 Защита по привилегиям
1) Уровни привилегий
PL – Privilege level
В ПК для целей защиты есть минимум 2 режима:
1. Системный режим – режим супервизора
2. Пользовательский режим – режим пользователя
В режиме супервизора работают процедуры ОС, которым доступны все ресурсы системы.
А в пользовательском режиме программам запрещается выполнение некоторых команд, которые влияют на общесистемные ресурсы. К ним относятся: команды ввода/вывода, манипуляции системными регистрами, управления прерываниями.
На уровне сегментов принцип защиты по привилегиям расширен до 4-х уровней. Средства защиты должны предотвращать неразрешённые взаимодействия пользователей друг с другом, несанкционированный доступ пользователей к данным, повреждение программ и данных из-за ошибок в программе и так далее. Чем меньше номер уровня, тем он более привилегирован. Уровни привилегий принято представлять в виде колец защиты. При выполнении каждой команды осуществляется проверка защиты по привилегиям.
Рисунок 59 - Кольца защиты
Нулевой уровень (00) – ядро ОС.
Первый (01) – процедуры ОС.
Второй (10) – система программирования
Третий (11) – прикладные программы
К привилегированным относятся те команды, которые изменяют сегментацию, решают вопрос о разрешении прерывания в данный момент и так далее.
Пользовательские программы в мультизадачной среде обычно разделяют свои данные. Движение к данным внутрь колец защиты запрещено. Это нарушит общую защиту. Однако программы могут использовать данные на своём уровне привилегий и на менее привилегированных уровнях.