Структура переривань

Лінії запиту на переривання безпосередньо заведені на контролери переривань типа Intel 8259A. Контролер переривань реагуватиме на запит по такій лінії у випадку, якщо сигнал на ній перейде з низького рівня у високий. Шина ISA не має ліній, підтверджуючих прийом запиту на переривання, що тому зовнішній пристрій повинен сам визначати підтвердження прийому свого запиту по реакції ЦП.

7.2. Сигнали шини isa

Для кращого розуміння функціонування шини доцільно розбити всі сигнали на 7 груп: АДРЕСИ, ДАНІ, СІНХРОСиГНАЛИ, КОМАНДНІ СИГНАЛИ, СИГНАЛИ РЕЖИМУ ПДП, ЦЕНТРАЛЬНІ СИГНАЛИ УПРАВЛІННЯ, СИГНАЛИ ПЕРЕРИВАННЯ, ЖИВЛЕННЯ. Інформація про спрямованість сигналів (вхід, вихід або двонаправлений) приводиться щодо задатчика на шині. Основні сигнали ISA наступні:

1. Сигнали адреси і даних

SA19... SA0 – фіксовані сигнали адреси, дійсні протягом всього циклу обміну. Сигнали SA19...0 дозволяють здійснювати доступ до пам'яті тільки в молодшому мегабайті адресного простору (й для ПВВ). Група сигналів адреси включає адреси, що виробляються поточним задатчиком на шині.

LA23... LA17 – нефіксовані адресні сигнали, дійсні на початку циклу обміну. використовуються для адресації пам’яті більше мегабайта.

BALE (Bus Address Latch Enable - дозвіл фіксації адреси) – сигнал стробування адресних сигналів.

Сигнал AEN (Address Enable - Дозвіл адреси) дозволяється тоді, коли контролер ПДП стає задатчиком на шині і повідомляє всі ресурси на шині про те, що на шині виконуються цикли ПДП. Цей сигнал забороняється, якщо задатчиком на шині є центральний процесор або контролер регенерації.

ОСОБЛИВОСТІ ДЛЯ ЗОВНІШНЬОЇ ПЛАТИ.Якщо зовнішня плата, виконуючи процедуру захоплення шини, виробляє сигнал -MASTER, сигнал AEN забороняється контролером ПДП для того, щоб дозволити зовнішній платі доступ до пристроїв введення/висновку.

Для роботи з ПВВ використовують сигнали SA9...0.

SD<7...0> і SD<15...8>

Лінії SD<7...0> і SD<15...8>, як правило, ще називають шиною даних, причому по лінії SD15 передається старший значущий біт, а по лінії SD0 - молодший значущий біт. Лінії SD<7...0> - молодша половина шини даних, SD<15...0> - старша половина шини даних. Все 8-ми розрядні ресурси можуть обмінюватися даними тільки по молодшій половині шини даних.

2. Командні сигнали

Сигнали цієї групи управляють як тривалістю, так і типами циклів доступу, виконуваних на шині. Група складається з шести командних сигналів, двох сигналів готовності і трьох сигналів, які визначають розміри і тип циклу.

Командні сигнали визначають вид пристрою (пам'ять або ПВВ) і напрям пересилання (запис або читання). Сигнали готовності управляють тривалістю циклу доступу, укорочувавши його або, навпаки, подовжуючи.

-MEMR [8/16] і -SMEMR [8]

Сигнал -MEMR (Memory Read - Читання пам'яті) дозволяється задатчиком на шині для читання даних з пам'яті за адресою, визначуваною сигналами по лініях LA<23...17> і SA<19...0>. Сигнал -SMEMR (System Memory Read - Системне читання пам'яті) функціонально ідентичний -MEMR, за винятком того, що сигнал -SMEMR дозволяється при читанні пам'яті, що знаходиться в межах першого мегабайта адресного простору. Сигнал -SMEMR виробляється на материнській платі з сигналу -MEMR і, тому, затримується щодо сигналу -MEMR на 10 або менше наносекунд.

ОСОБЛИВОСТІ ДЛЯ ЗОВНІШНЬОЇ ПЛАТи

Якщо зовнішня плата стає задатчиком на шині, то вона може дозволяти тільки сигнал -MEMR, оскільки сигнал -SMEMR може дозволятися тільки материнською платою при читанні з пам'яті в першому мегабайті адресного простору.

-MEMW [8/16] і -SMEMW [8]

Сигнал -MEMW (Memory Write - Запис в пам'ять) дозволяється задатчиком на шині для запису даних в пам'ять за адресою, визначуваною сигналами по лініях LA<23...17> і SA<19...0>. Сигнал -SMEMW (System Memory Write - Системний запис в пам'ять) функціонально ідентичний -MEMW, за винятком того, що сигнал -SMEMW дозволяється при записі в пам'ять, що знаходиться в межах першого мегабайта адресного простору. Сигнал -SMEMW виробляється на материнській платі з сигналу -MEMW і, тому, затримується щодо сигналу -MEMR на 10 нс або менш.

ОСОБЛИВОСТІ ДЛЯ ЗОВНІШНЬОЇ ПЛАТи

Якщо зовнішня плата стає задатчиком на шині, то вона може дозволяти тільки сигнал -MEMW, оскільки сигнал -SMEMW може дозволятися тільки материнською платою при записі в пам'ять в першому мегабайті адресного простору.

-I/OR [8/16] (інверсний)

Сигнал -I/OR (I/O Read - Читання пристрою введення/висновку, строб читання з ПВВ) дозволяється задатчиком на шині для читання даних з пристрою введення/висновку за адресою, визначуваною сигналами SA<15...0>.

ОСОБЛИВОСТІ ДЛЯ ЗОВНІШНЬОЇ ПЛАТи

Якщо зовнішня плата дозволяє сигнал -REFRESH, то вона повинна перевести свій вихід по сигналу -I/OR в третій стан.

-I/OW [8/16] (інверсний)

Сигнал -I/OW (I/O Write - Запис в пристрої введення/висновку, строб запису у ПВВ) дозволяється задатчиком на шині для запису даних в пристрій введення/висновку за адресою, визначуваною сигналами SA<15...0>.

I/O CH RDY [8] [8/16]

Сигнал I/O CH RDY (I/O Channel Ready - Готовність каналу введення/виводу) є асинхронним сигналом, що виробляється тим пристроєм, до якого здійснюється доступ на шині. Якщо цей сигнал заборонений, то цикл доступу подовжується, оскільки в нього будуть додані такти очікування на час заборони. Коли задатчиком на шині є центральний процесор або зовнішня плата, то кожен такт очікування по тривалості - половина періоду частоти SYSCLK (для тактової частоти SYSCLK=8 Мгц тривалість такту очікування - 62.5нс). Якщо задатчиком на шині є контроллер ПДП, то кожен такт очікування - один період SYSCLK (для SYSCLK=8 Мгц - 125 нс). При зверненні до пам'яті на зовнішній плати ЦП завжди автоматично вставляє один такт очікування (якщо сигнал -0WS заборонений), тому, якщо зовнішній платі досить часу циклу з одним тактом очікування, то забороняти сигнал I/O CH RDY не вимагається.

-REFRESH [8] [8/16]

Сигнал -REFRESH (Refresh - регенерація) дозволяється контролером регенерації для інформування всіх пристроїв на шині про те, що виконуються цикли регенерації пам'яті.