3.4.2. Структура пліс
Найбільш широко поширеними і відомими різновидами ПЛП є ПЛП з плавкими перемичками: програмовані логічні матриці (ПЛМ) - FPLA фірми Signetic Корпорації та програмована матрична логіка (ПМЛ) - РAL фірми ММI. Найменування РАЬ більше відображає торговельну марку фірми ММI, ніж напрям ПЛП, так як ці прилади є окремим випадком ПЛМ.
Спрощено традиційні фундаментальні структури ПЛМ представлені на рис. 3.2. Обидва ПЛП: ПЛМ (рис. 3,2, а, в) і ПМЛ (рис. 3.2, б, г) мають матриці І та АБО. Основна відмінність між ними полягає в тому, що в ПМЛ матриця АБО фіксована, а в ПЛМ програмуються обидві матриці, що забезпечує їй більшу гнучкість в порівнянні з ПМЛ. При програмуванні ПЛП задаються терми творів (матриця І) і суми творів (матриця АБО) і тим самим - логічні функції ПЛІС.
Істинне і інверсне значення сигналу кожного входу через плавкі перемички подаються на кожен вентиль матриці І. Групи вентилів І з'єднують з вентилями АБО, створюючи програмовану реалізацію суми творів, до якої можна звести всі логічні функції.
Архітектура ПЛП будується таким чином, щоб на кожному наявному вентилі І утворювати якомога більше творів в межах можливості приладу. Тому логічну схему І називають також термом твору. Логічне твір потім виводиться на вихід через програмовану або фіксовану матрицю АБО. Кожен терм твори потенційно може використовуватися для реалізації логічних функцій і управління всередині ПЛІС.
В якості базової для ПЛП була обрана алгебра Буля, оскільки вона найбільш вивчена конструкторами.
При всій гнучкості ПЛМ вони вважаються досить складними для більшості споживачів з точки зору їх проектування. Крім того, наявність плавких перемичок в обох матрицях тягне за собою їх відносно великі розміри в порівнянні з ПМЛ і менше швидкодія.
Введенням своєї програмованої матричної логіки фірма ММI спростила ПЛМ, закріпивши терми творів за спеціальними виходами. Наявність однієї програмованої матриці І та фіксованого АБО призвело до зменшення розмірів ПЛІС і часу поширення сигналу через кристал, спрощення програмування схем. Архітектура ПМЛ завоювала найбільшу популярність у конструкторів апаратури і складає переважну частку ринку серед ПЛІС. Інтегральні мікросхеми ПМЛ можуть програмуватися більшістю стандартних програматорів ППЗУ з додаванням карт індивідуалізації. Під час програмування одна половина висновків ПЛІС використовується для програмування, а інша - для адресації. Потім виходи перемикаються для програмування інших елементів. При перевірці використовується так само процедура, причому лінії програмування утримуються в стані з низьким рівнем.
Інтегральні мікросхеми ПМЛ випускаються не тільки фірмою ММ1, а й другими постачальниками - фірмами Advanced Micro Devices (AMD)
В результаті удосконалення ПМЛ і ПЛМ в них були введені додаткові елементи - тригери і регістри, що зв'язують зворотним зв'язком виходи і входи. Це дозволило використовувати матриці в послідовних пристроях, в яких новий стан залежить від попереднього і нових умов на виході.
Поряд з традиційними (ПМЛ і ПЛМ) створені інші прилади програмованої логіки з плавкими перемичками.
Програмовані вентильні матриці - ППВМ (FРGА) побудовані на концепції, подібної ПМЛ, але мають більш обмежену гнучкість, оскільки програмована матриця складається з простої матриці І.
Інтегральна логіка з плавкими перемичками (IFL) з'єднує багато концепції ПЛМ, ПМЛ і пристроїв, які задають послідовність (секвенсори), і забезпечує високий рівень гнучкості.
Програмовані логічні елементи - ПЛЕ (АПН) фірми ММI з програмованою матрицею АБО та фіксованого І забезпечують відносно велике число термів творів: від 32 (РLE5Р8А) до 4096 (РLE12Р4) і є доповненням до ПМЛ.
3.4.3. Узагальнена модель ПЛІС
В даний час створено близько 100 типів ПЛІС, що мають різні найменування, структури та особливості. Більшість їх можна представити вигляді узагальненої моделі, запропонованої в 1984 р. і показаної на рис. 3.3. Кожен вхідний сигнал проходить через вхідні клітинку, яка може містити елементи запам'ятовування, а потім подається на вхідний дешифратор. У більшості ПЛІС він є однорозрядним, кожен біт індивідуально дешифрується в два сигнали, істинний і комплементарний. Є ПЛП також з багаторозрядними дешифраторами. Логічна матриця може бути повною матрицею І-АБО (ПЛМ), матрицею з однотипними вентилями, наприклад матрицею І (ППВМ), або матрицею з фіксованими або частково програмованими АБО (ПМЛ). Паралельно логічної матриці включена керуюча матриця. Завданням цієї матриці є вибір функції багатофункціональних вихідних комірок. Використовується безліч типів вихідних клітинок, в тому числі із запам'ятовуванням і без запам'ятовування. Деякі вихідні комірки мають плавкі перемички, що дозволяє, наприклад, шунтувати елементи запам'ятовування. Нарешті, осередки можуть мати зворотний зв'язок (ОС) з логічної і керуючої матрицями, що дозволяє створювати синхронні або асинхронні послідовні машини.
Синхронні схеми мають один вхід синхронізації або більше. Керуючі входи можуть мати такі функції, як
рітельно установка, скидання або завантаження регістрів або дозвіл виходу. На рис. 3,4 представлені типи найбільш поширених вихідних комірок, що дозволяють описати більшість серій ПЛІС: 1 - пряма, 2 - пряма з дозволом, 3 - комплементарна, 4 - пряма з прог рамміруемой полярністю (ПП), 5 - пряма з ПП і дозволом, 6 - RS -тригер, 7 - /) - клямка, 8 - вводвивод, 9 - пряма з об-ратної зв'язком (ОС), 10 - введення-виведення з ПП; 11 - введення-виведення з ПП і подвійним дозволом введення-виведення, 12 - введення, 13 - Г)-тригер з ОС, 14 - RS-тригер з ОС, 15 - D-тригер з ПП і ОС; 16 - D / RS-тригер з ПП, введення-виведення з подвійним дозволом, внутрішня синхронізація, 17 - JK / D-тригер з ОС і завантаженням (з'єднання на три стани); 18 - JK-тригер з ОС, внутрішньої синхронізацією і скиданням. На рис. 3,4 позначені: У - вихід керуючої матриці;-к плавкая перемичка; ■ -
зовнішній введення;> - з'єднання з іншими вихідними клітинками; СН - синхронізація.
Ці типи клітинок або фіксовані, або задаються вихідними сигналами, або програмуються користувачем.
Узагальнена модель, зображена на рис. 3.3, з деякими доповненнями застосовна і для опису більшості сучасних ПЛІС.
Незважаючи на постійне вдосконалення архітектури та впровадження нових технологій, більшість нових ПЛІС засноване на структурі логічної матриці І-АБО, в основному з фіксованими вентилями АБО.
На рис. 3,5 показана архітектура блоку однієї з сучасних ПЛІС з притаманними їм характерними особливостями:
ПЛІС містять регістри для зберігання сум творів. Ці регістри можна використовувати для виготовлення синхронних схем і послідовної логіки, наприклад машини станів;
схеми мають програмовану полярність виходу, або можливість вибору активно-низького або активно-високого вихідного сигналу;
зворотний зв'язок (ОС) від виходу до матриці І дозволяє використовувати вихід як двонаправлену лінію вводу-виводу. Крім того, вміст регістру може бути передано назад у матрицю для створення тим самим машини станів;
деякі ПЛІС містять термипроізведеній, які відмикають вихідні буфера (дозвіл виходу).
Дозвіл виходу може здійснюватися індивідуально і асинхронно;
деякі терми творів можна подавати на вхід синхронізації внутрішніх регістрів (програмована синхронізація), дозволяючи логіці синхронізувати індивідуальні регістри;
терми творів можуть керувати установкою та скиданням ліній внутрішніх регістрів.
Деякі фірми поряд зі стандартними варіантами схем ввели варіанти схем з потужністю, яка дорівнює (1 / 2) РП0Т і (1 / 4) РП0Т. Наприклад, для серії РAL20 є варіанти схем з наступними часом затримки розповсюдження сигналу від входу до виходу і струмами споживання: 25 нс, 180 мА (А), 35 нс, 90 мА (А-2); 55 нс, 50 мА (А-4), 10 нс, 180 мА (О), 15 нс, 90 мА (П-2), 25 нс, 55 мА (П-4).
Співпраця зниженням потужності споживання зменшується швидкодія.