- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
-
3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
В составе ЦУУ можно выделить:
-
блок выборки команд: Сч Команд, регистр признаков результатов и, соответственно, условных переходов и все «сопредельные» коммутирующие цепи; в РгПризнаков можно выделить подрегистр аварийных переходов – РгПП;
-
блок фиксации команды: Рг Команд (его части, подрегистры: Рг Адреса, Рг КОП, признака операции) и соответствующие цепи связи и коммутации;
-
дешифратор кода операции и блок формирования УФС (в нем и генератор тактов импульсов).
Некоторые пояснения к рисункам:
наличие сигналов z и убыстряет работу, т.к. это ответы-квитанции (элемент асинхронного обмена информацией);
сигнал у0 может быть сформирован с ПУ или специальной схемой в блоке питания компьютера;
признаки результата и условных переходов формируются в АЛУ, но можно представить себе и другие; например, с пульта;
операции в АЛУ обычно самые продолжительные; поскольку с точки зрения простоты оценки программы удобнее, чтобы все были бы равны (или близки), то другие команды иногда «наращивают» дополнительными функциями (совмещение функций разных команд в одной).
Для пояснения работы схемы используется содержательная структурная граф-схема алгоритма (ГСА).
Обозначения на схеме:
БФУФС – блок формирования управляющих функциональных сигналов;
ДшКО – дешифратор кода операции;
ПУ – пульт управления;
y0 – "начальная загрузка"; сигнал может быть сформирован на самом ПУ;
y1 – сигнал передачи адреса в ОЗУ;
y2 – сигнал записи РгС ОЗУ в РгК;
y3 – подготовка и дешифрация КО в соответствующем дешифраторе;
y4 – сигнал формирования адреса ОЗУ; далее последует собственно чтение;
– задержка коррекции СК;
, – задержки срабатывания ОЗУ и АЛУ (при асинхронном принципе срабатывание констатируется по «квитанциям», при синхронном можно ввести фиксированные постоянные, и не использовать z и).
<130>
В ГСА принято (условно), что ПМ определяет вид пересылки и кодирует:
ПМ=1 |
АЛУОЗУ |
ПМ=6 |
АЛУУВВ |
ПМ=2 |
Результат остается в АЛУ |
ПМ=7 |
УВВАЛУ |
ПМ=3 |
ОЗУАЛУ |
ПМ=8 |
ОЗУРгАдРгК |
ПМ=4 |
ОЗУУВВ |
ПМ=9 |
АЛУРгАдРгК |
ПМ=5 |
УВВОЗУ |
ПМ=10 |
РгАдРгКОЗУ |
ПМ – признак модификации в команде.
Рис. 3.2.1.1.
Рис. 3.2.1.2.
ПМП – признак модификации условного перехода (модификации условия).
y5 – сигнал записи слова из ОЗУ в регистр А АЛУ;
y6 – сигнал записи слова из ОЗУ в регистр-сумматор АЛУ;
y7 – сигнал для записи результата из АЛУ в РгС ОЗУ;
y8 – управляющий сигнал для команд переходов принудительной записи в СК нового адреса;
y9 – сигнал записи слова из ОЗУ во внешнее устройство;
y10 – сигнал обнуления i-го разряда РгУП.
На графической схеме алгоритма показана и «БП-подставка», но ей надо очень аккуратно пользоваться.
<131>
-
3.2.2. Принципы формирования уфс.
Теперь вам вполне понятно, что выполнение всякой операции в ЭВМ состоит из последовательности элементарных действий, называемых микрооперациями. Каждое из этих действий определяется подачей группы УФС.
Суть автоматического управления вычислительным процессом: формирование и распределение «в пространстве и времени» импульсов УФС.
Выше уже говорилось о том, что УУ, точнее БФУФС строится по «жесткой» или по «гибкой» логике. Выше в ЦУУ выделены блок фиксации команд (БФК), базирующейся на РгК, и блок выборки команд (БВК), имеющий в составе СчК и РгУП. Но весьма существенно, также, что существует два способа временной взаимосвязи элементарных действий: синхронные УУ и асинхронные УУ.
В синхронных УУ моменты окончания и начала несовместимых микроопераций строго спланированы и привязаны по ТИ, которые вырабатываются ГТИ. В асинхронных – начало следующей операции «привязано» к окончанию предыдущей (вызванных ею переходных процессах в схемах). Следовательно, необходимо ловить этот момент.
Синхронные УУ более просты в анализе работы и в наладке, а также более надежны (мала вероятность, что помеха совпадет с ТИ, которые исполняют роль стробирования). Асинхронные УУ имеют выше быстродействие. На практике используются и те, и другие, причем даже в одном УУ. Например, для коротких операций – синхронный принцип, а для длинных – асинхронный.
<132>
Рассмотрим структуру УУ общего управления (для определенности: «жесткая» логика, синхронный принцип).
Рис. 3.2.2.1.
Рис. 3.2.2.2.
Рис. 3.2.2.3.
На рисунках: РТИ – распределитель тактовых импульсов. Он может быть синтезирован на базе счётчика и дешифратора (счётчик здесь лишь конечный автомат с необходимым числом состояний), либо на базе длинного регистра сдвига (циклический сдвиг «одинокой 1»), либо на базе элементов линий задержки с последовательными срабатываниями и др. РТИ выполняет привязку по времени, а СФУФС, соединённая со всеми блоками вычислителя, - по месту.
Пример. Построение СФУФС по алгоритму:
Операция |
КО |
1ПМ |
Номера тактов |
|||||||||||
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
|||
Переслать АЛУ ЗУ |
00010 |
001 |
у1, Сч |
(z) |
у2 |
у3 |
у4 |
у7, Зп |
(z) |
|
|
|
|
|
Переслать ЗУАЛУ |
00010 |
011 |
" |
" |
" |
" |
у4, Сч |
(z) |
у5 |
|
|
|
|
|
Переслать ЗУУВВ |
00010 |
100 |
" |
" |
" |
" |
у4, Сч |
(z) |
у9 |
|
|
|
|
|
Сложить <АЛУ>+<ЗУ>АЛУ |
00001 |
010 |
" |
" |
" |
" |
у4, Сч |
(z) |
у5, KA1 |
|
|
|
|
|
Вычесть <ЗУ>-<АЛУ>ЗУ |
00101 |
001 |
" |
" |
" |
" |
у4, Сч |
(z) |
у6, KA2 |
у4 |
у7, Зп |
(z) |
|
|
Суммировать <АЛУ>+<ЗУ>ЗУ |
10001 |
001 |
" |
" |
" |
" |
у4, Сч |
(z) |
у5, KA3 |
у4 |
у7, Зп |
(z) |
|
|
Сдвиг <АЛУ> вправо |
01000 |
010 |
" |
" |
" |
" |
KA4 |
|
|
|
|
|
|
|
Суммировать ДГ <АЛУ>+<ЗУ>УВВ |
01001 |
100 |
" |
" |
" |
" |
у4, Сч |
(z) |
у5, у11, |
Сч |
(z) |
у12, KA5 |
у9 |
у11 – управление записью ;
у12 – засылка второй части операнда в некий регистр АЛУ.
Дальше все будет очень просто: разряды КО, ПМ и сигналы с РТИ суть аргументы, а у1, у2,…, у12,…, Сч, Зп, КА1, КА2,…–функции (логические). Пригодны методы комбинационного синтеза.
<133>
Особым случаем такого подхода является использование ПЛМ для построения СФУФС. У ПЛМ много общего с ППЗУ.
Рис. 3.2.2.4.
ПЛМ - регулярная структура, состоящая из двух матриц: «И» и «ИЛИ». При программировании ненужные связи «выжигаются».
Совокупность РТИ и СФУФС иногда называют датчиком УФС - ДУФС. В случае рассмотренного общего управления ДУФС един.
Но можно поставить, например, на каждый тип операции свой ДУФС. При этом получается УУ индивидуального управления. Каждый из датчиков будет проще, можно оптимизировать по числу тактов, т.е. по быстродействию. В чистом виде практически не используется. Чаще делают смешанное построение ДУФС. В частности, по таблице напрашивается выделение первых четырех тактов, а остальное – возлагается на индивидуальные ДУФС.
Пример схемы с использованием индивидуальных и общих ДУФС:
Рис. 3.2.2.5.
В данном случае используется общий ДУФС0, который генерирует УФС машинного цикла, связанного с выборкой очередной команды. Этот подход можно развить, выделяя ДУФС для выборки операндов и т.д. С другой стороны, индивидуальные ДУФС можно объединять по равенству числа тактов.
<134>