2.7 Программируемый параллельный интерфейс кр580вв55

БИС программируемого параллельного интерфейса КР58ОВВ55 предназначена для организации ввода/вывода парал­лельной информации различного форма­та и позволяет реализовать большинство известных протоколов обмена по парал­лельным каналам. БИС програм­мируемого параллельного интерфейса (ППИ) может использоваться для сопря­жения микропроцессора со стандартным периферийным оборудованием (дисплеем, телетайпом, накопителем).

Структурная схема ППИ приведена на рисунке 9.

Рисунок 9 — Структурная схема программируемого параллельного интерфейса КР580ВВ55

В состав БИС входят: двуна­правленный 8-разрядный буфер данных (ВD), связывающий ППИ с системной шиной данных; блок управления запи­сью/чтением (RWCU), обеспечивающий управление внешними и внутренними передачами данных, управляющих слов и информации о состоянии ППИ; три 8-разрядных канала ввода/вывода (РОRТ А, В и С) для обмена информацией с внешними устройствами; схема упра­вления группой А (СUA), вырабатываю­щая сигналы управления каналом А и старшими разрядами канала С[РС(7-4)]; схема управления группой В (СUВ), вырабатывающая сигналы упра­вления каналом В и младшими разряда­ми канала С[РС(3-0)].

Таблица 9 — Описание выводов программируемого параллельного интерфейса КР580ВВ55.

Обозначение вывода	Номер контакта	Назначение вывода
1	2	3
D(7-0)	27; 28; 29; 30; 31; 32; 33; 34	Вход/выход данных
RD	5	Чтение; L-уровень сигнала разрешает считывание информации из регистра, адресуемого по входам А0, А1 на шину D(7-0)
WR	36	Запись; L-уровень сигнала разрешает запись информации с шипы D(7—0) в регистр ППИ, адресуемый по входам А0, А1
АО, А1	9; 8	Входы для адресации внутренних регистров ППИ
RESET	35	Сброс; H-уровень сигнала обнуляет регистр управляющего слова и уста-навливает все порты в режим ввода
CS	6	Выбор микросхемы; L-уровень сигнала подключает ППИ к системной шине
РА(7-0)	37; 38; 39; 40; 1; 2; 3; 4	Вход/выход канала А
РВ(7-0)	15; 24; 23; 22; 21; 20;19; 18	Вход/выход канала В
РС(7-0)	10; 11; 12; 13: 17; 16; 15; 14	Вход/выход канала С
Ucc	26	Напряжение питания ( + 5 В)
GND	7	Напряжение питания (0 В)

Назначения входных, выходных и управляющих сигналов ППИ приве­дены при описании выводов микросхемы в таблице 9. Сопряжение БИС КР580ВВ55 со стандартной системной шиной показа­но на рисунке 10. Сигналы управления ра­ботой ППИ подаются на блок К\УС11 и вместе с адресными входа­ми АО, А1 задают вид операции, выпол­няемой БИС.

Рисунок 10 — Схема сопряжения программируемого параллельного интерфейса КР580ВВ55 со стандартной системной шиной

Основные электрические параметры микросхемы КР580ВВ55 следующие:

Выходное напряжение логического нуля U_OL, В < 0,4

Выходное напряжение логической единицы U_OH, В > 2,4

Ток потребления от источника питания I_CC, мА < 60

Ток утечки каналов А, В, С, D

при невыбранном режиме I_IOZ, мкА >100,...,100

Ток утечки на управляющих входах I_IL, мкА —10,...,10

2.8 Разработка уточненной структурной схемы

Микропроцессорный комплект серии К1810 включает в себя 8- и 16-разрядные МП, позволяющие производить высоко­скоростные вычисления и обмен данными; устройства формиро­вания магистралей и арбитража многопроцессорных взаимодей­ствий и универсальные интерфейсные БИС, предназначенные для выполнения широкого набора функций ускоренной передачи информации, счета временных интервалов и обработки преры­ваний от УВВ

В составе микроЭВМ, построенной на основе МПК серии К1810, можно использовать все интерфейсные БИС 8-разряд-ного МПК серии КР580.

2.8.1 Синхронизация работы МП БИС К1810ВМ86. Для синхронизации работы МП БИС используется микросхема тактового генератора 1810ГФ84. Схема подключения тактового генера­тора к МП БИС показаны на рисунке 11.

Основной сигнал синхронизации МП частотой до 5 МГц формируется делением на 3 опорной частоты ОSС кварцевого генератора (вход F/С = 0) или внешнего задающего сигнала, подключенного ко входу ЕР1 (вход F/С = 1), что позволяет использовать один кварцевый резонатор для задания частоты нескольким тактовым генераторам. Их полную синхронизацию можно обеспечить одновременной подачей внешнего сигнала синхронизации СSYNC на вход микросхем КР1810ГФ84.

Рисунок 11 — Схема подключения тактового генера­тора к МП БИС

Кварцевый резонатор можно возбудить и на более высокой гармонике, для чего ко входу ТANК через разделительный конденсатор подключается LС-контур, настроенный на частоту верхней гармоники генератора.

Сигнал синхронизации периферийного оборудования РСLК для работы с более медленными УВВ вырабатывается путем деления частоты тактового сигнала СLК на 2.

Микросхема К1810ГФ84 вырабатывает также сигнал RESET начальной установки и стробирует внешние сигналы готовности периферийного оборудования READY.

Наличие двух сигналов готовности RDY1, RDY2 и разреше­ния ; необходимо для построения систем с несколь­кими магистралями, к которым подключены медленные устройства памяти и ввода-вывода, а также для синхронизации многопроцессорных взаимодействий.

2.8.2 Формирование магистралей адреса, данных и управления микроЭВМ. Схемы формирования магистралей адреса, данных и управления различны при включении МП К1810ВМ86 в мини­мальном или максимальном режиме.

Рисунок 12 — Формиро­вание магистралей адреса и данных при работе БИС ЦП К1810ВМ86 в мини­мальном режиме

В минимальном режиме магистраль управления образуется сигналами: — обращение к памяти или к УВВ, - строб чтения данных, — строб записи данных, — строб чтения вектора прерываний, а для управления регистрами магистрали адреса и формирователя­ми магистрали данных используются сигналы приема-передачи — и разрешения обмена данными — (рисунок 12).

В максимальном режиме для формирования управляющих сигналов применяют системный контроллер КР1810ВГ88, об­рабатывающий сигналы SO, SI, S2 состояния МП.

МП К1810ВМ86 можно подключать к общей многопроцес­сорной магистрали ИЧ1 (MULTIBUS); при этом для арбитража доступа МП БИС к магистрали необходимо использовать арбитр магистрали БИС К1810ВБ89 (рисунок 13).

Рисунок 13 — Подключение МП БИС К1810ВМ86 в мак­симальном режиме к мультиплексорной магистра­ли ИЧ1 (MULTIBUS)

При необходимости захвата магистрали процессором арбитр вырабатывает сигналы запроса захвата магистрали и всеобщего запроса . Если магистраль свободна ( рав­но 1) и есть разрешение с внешнего арбитра распределения приоритетов (при параллельной обработке приоритетов), то формируется сигнал захвата магистрали и по сигналу информация с внутренней магистрали адреса выдается на ма­гистраль ИЧ1. Этот же сигнал разрешает системному контроллеру К1810ВГ88 выдать на магистраль сигналы управления , MWTC, , IOWC.

Сигнал используется в схемах с последовательным заданием приоритетов для трансляции сигнала разрешения до­ступа (в том случае, когда процессор не требует доступа к магистрали) арбитру с более низким приоритетом (приоритет задается последовательностью соединения арбитров) на его вход для дальнейшей обработки.

Для монопольного захвата магистрали на время выполне­ния одной команды (с префиксом ) процессор может вы­рабатывать сигнал .

Упрощенная структурная схема микроЭВМ представлена в приложении А.

3 РАЗРАБОТКА ПОДСИСТЕМЫ ПАМЯТИ

3.1 БИС ОЗУ К537РУ8

Наиболее развитым функциональным составом из серий КМДП микросхем обладает серия К537. Функциональ­ный ряд серии включает более 15 типов микросхем, отличающих­ся информационной емкостью (от 1024 до 16 384 бит), органи­зацией (одноразрядная и байтовая), быстродействием (более чем в 5 раз), уровнем потребляемой мощности. Назначение выводов корпусов микросхем серии К537 указано на рисунке 14. Структура статической ОЗУ показана на рисунке 15. Назначение выводов БИС ОЗУ К537РУ8 представлено в таблице 10.

Динамические параметры микросхем серии К537 в диапазоне температур —10...+ 70° С:

tц.эп не менее 350

tв. ВМ не более 200

tус. ВМ не менее 70

не менее 220

не менее 30

tсх.А ВМ не менее 60

Рисунок 14 — Микросхема памяти К537РУ8

Рисунок 15 — Структура микросхемы статической ОЗУ

Таблица 10 — Описание выводов БИС ОЗУ К537РУ8

Обозначение вывода	Номер контакта	Назначение вывода
1	2	3
DIO(0-7)	17; 16; 15; 14; 13; 11; 10; 9;	Выход данных
А (0-10)	8; 7; 6; 5; 4; 3; 2; 1; 23; 22; 19	Входы данных с локальной шины МП
W/R	21	Вход сигнала чтения/записи в память
ОЕ	20	Вход разрешения передчи
CS	18	Выбор микросхемы; L-уровень сигнала подключает ОЗУ к системной шине
5 V	26	Напряжение питания (+5 В)
0 V	7	Напряжение питания (0 В)

Общими свойствами микросхем серии К537 являются: единое напряжение питания 5В, ТТЛ-уровни входных и выходных сигналов, выход с тремя состояниями, высокая помехоустойчи­вость, допустимая значительная емкость нагрузки (200 пФ и более), небольшое энергопотребление, причем при хранении почти на три порядка меньше, чем при обращении, способность сохранять записанную информацию при пониженном до 2...3 В напряжении питания.

Эту способность КМДП-микросхем всех серий широко ис­пользуют для придания устройствам памяти свойства энерго­независимости, т.е. свойства сохранять информацию при сбоях и отключении питания. С этой целью в блоке статического ОЗУ к выводам питания микросхем через ключ, например полупровод­никовый диод, подключают низковольтный буферный источник питания с напряжением 2 ... 3 В. При нормальном режиме питания диод закрыт, а при выключении основного питания диод открывается и подключает к микросхемам буферный источ­ник напряжения. В это время следует обеспечить изоляцию накопителя по информационным цепям, запрещающим значением уровня на входе CS, чтобы не повредить хранящуюся инфор­мацию. Для увеличения времени сохранения информации в аварийном режиме необходимо снижать ток потребления микро­схем, повышать емкость низковольтных малогабаритных элемен­тов питания и уменьшать ток их саморазряда.

В устройствах памяти на микросхемах серии К537 для сни­жения потребляемой мощности следует предусмотреть возмож­ность автоматического переключения питания микросхем в ре­жиме хранения с основного источника 5 В на маломощный буферный источник напряжения, который обеспечивает питание только микросхем ОЗУ на уровне, достаточном для сохранения информации. Для микросхемы КР537РУ8 допускается снижать напряжение до 3 В.

Микросхемы на МДП-транзисторах любого типа чувствитель­ны к воздействию статического электричества из-за высокого входного сопротивления. Даже кратковременное повышение входного напряжения с недопустимо высоким уровнем может вызвать электрический пробой тонкого слоя подзатворного ди­электрика. Для защиты от вредного воздействия перенапряжения все входы микросхем защищают диодно-резистивными цепями, встроенными внутрь кристалла. Защитные цепи построены по схеме последовательного соединения двух диодов VD1, VD2 и токоограничивающего резистора R. От воздействия высокого положительного потенциала на входе защищает диод VD1, который при открывании фиксирует входное напряжение на уровне напряжения питания. Высокий отрицательный потен­циал открывает диод VD2, который ограничивает его безопасным для микросхемы уровнем.

Для многих типов КМДП-микросхем, и в частности для микросхем серии К537, существует опасность теплового пробоя р-п переходов в кристалле из-за «тиристорного эффекта».

Сущность этого явления заключается в том, что при повыше­нии напряжения в шине питания до 11-12 В из-за бросков тока при включении и влияния индуктивностей шин, а также при превышении входным сигналом напряжения питания внутри кристалла активизируются паразитные биполярные р-п-р-п структуры и из-за наличия положительной обратной связи по цепям токов утечки может появиться эффект неуправляемого нарастания тока стока, близкий по механизму к аналогичному явлению в тиристорах в момент их переключения. Поскольку в КМДП-структурах отсутствуют токоограничивающие резисторы нагрузки, то нарастание тока приводит к развитию теплового пробоя в кристалле и, как следствие, к неисправности микро­схемы.

При применении микросхем памяти, изготовленных по КМДП-технологии, в частности микросхем серии К537, необхо­димо соблюдать порядок включения питания и подачи входных сигналов: вначале должно быть включено напряжение питания. При выключении блока ОЗУ следует снять входные сигналы (адресные, управляющие и информационные) и затем отключить источник напряжения питания. Необходимо обеспечить также выполнение условия, по которому напряжение сигналов не долж­но превышать напряжения питания микросхемы.

Микросхемы серии К537 работают в режимах записи, счи­тывания и хранения. Также эти микросхемы являются тактируемыми: в режимах записи и считывания необходимо сигнал подавать импульсом, а сигнал может иметь форму уровня напряжения или импульса.

Микросхема КР537РУ8 имеет дополнительный управляющий сигнал (разрешение по выходу): при подаче этого сигнала одновременно с сигналом отсчет времени появ­ления сигнала ведется от отрицательного перепада сигнала . Существует возможность стробирования выходной информации сигналом , подаваемым с некоторой задержкой относительно сигнала . В этом случае при =1, т.е. до момента подачи этого сигнала, выхо-ды находятся в третьем состоянии даже при = 0. Только в момент Поступления сигнала ОЕ выходы переходят в функциональное состояние.

3.2 БИС ПЗУ К541РТ2

Микросхемы программируемых ПЗУ по принципу пост­роения и функционирования аналогичны масочным ПЗУ, но имеют существенное отличие в том, что допускают программи­рование на месте своего применения пользователем. Операция программирования заключается в разрушении (пережигании) части плавких перемычек на поверхности кристалла импульсами тока амплитудой 30 ... 50 мА. Технические средства для выпол­нения этой операции достаточно просты и могут быть построены самим пользователем. Это обстоятельство в сочетании с низкой стоимостью и доступностью микросхем ППЗУ обусловило их широкое распространение в радиолюбительской практике.

Рисунок 16 — Микросхема ПЗУ К541РТ2

В данном курсовом проекте рассматривается применение микросхемы ПЗУ К541РТ2, представленной на рисунке 16.

Таблица 11 — Описание выводов БИС ПЗУ К541РТ2

Обозначение вывода	Номер контакта	Назначение вывода
1	2	3
DIO(0-7)	17; 16; 15; 14; 13; 11; 10; 9;	Выход данных
А (0-10)	8; 7; 6; 5; 4; 3; 2; 1; 23; 22; 19	Входы данных с локальной шины МП
CS(1-3)	18	Выбор микросхемы; L-уровень сигнала подключает ОЗУ к системной шине
UCC	26	Напряжение питания (+5 В)
0 V	7	Напряжение питания (0 В)

Микросхемы ППЗУ серии К541 выполнены по тех­нологии ИИЛ.

Матрица до программирования, т. е. в исходном состоянии, содержит однородный массив проводящих перемычек, соеди­няющих строки и столбцы во всех точках их пересечений. Пере­мычки устанавливают из поликристаллического кремния. Перемычка в матрице вы­полняет роль ЭП. Наличие перемычки кодируют логической 1, если усилитель считывания является повторителем, и логическим 0, если усилитель считывания — инвертор. Сле­довательно, микросхема ППЗУ в исходном состоянии перед программированием в зависимости от характеристики выходного усилителя может иметь заполнение матрицы либо логическим 0, либо логической 1.

Программирование микросхемы, матрица которой в исходном состоянии заполнена 0, заключается в пережигании перемычек в тех ЭП, где должны храниться 1. Если матрица в исходном со­стоянии заполнена 1, то пережигают перемычки в ЭП, где долж­ны храниться 0.

Микросхемы ППЗУ потребляют боль­шую мощность от источника питания. Поэтому представляется целесообразным использовать их свойство работать в режиме импульсного питания, когда питание на микросхему подают только при обращении к ней для считывания информации. Особенности применения микросхем ППЗУ в этом режиме состоят; в следующем: во-первых, на управляющие входы должны быть поданы уровни, разрешающие доступ к микросхеме: если не­обходим 0, то данный вывод соединяют с общим выводом, если 1, то с шиной через резистор с сопротивлением 1 кОм; в этом случае функции сигнала выбора микросхемы выполняет импульс напряжения питания Ucc; во-вторых, для обеспечения1 режима импульсного питания применяют транзисторные ключи, на переходах которых падает часть напряжений, поэтому напря­жение, подаваемое к внешним ключам, должно быть выбрано с учетом требования иметь на выводе питания микросхемы номинальное напряжение 5 В; в-третьих, из-за инерционности процессов коммутации цепи питания время выборки адреса микро­схемы увеличивается в 2—3 раза.

При использовании импульсного режима питания среднее значение потребляемого тока и, следовательно, уровень потреб­ляемой мощности существенно уменьшаются.

3.3 Разработка уточненной структурной схемы

3.3.1 Подключение устройств памяти и ввода—вывода к магист­ралям микроЭВМ. В микропроцессорных системах, построенных на основе МП БИС К1810ВМ86, могут быть использованы 8-и 16-разрядные устройства ввода—вывода и 16-разрядные уст­ройства памяти. С МП К1810ВМ88 используются только 8-раз­рядные устройства или 16-разрядные с применением специаль­ной схемы преобразования разрядности магистрали.

Вариант подключения устройств памяти и вво­да—вывода к магистралям МП К1810ВМ86 показаны на рисунок 17.

При подключении 8-разрядных УВВ к старшему или млад­шему байту магистрали данных на дешифратор адреса подаются также сигналы АО и , указывающие на обращение процессо­ра соответственно к младшему и старшему байтам.

Рисунок 17 — Подключение к магистралям микроЭВМ устройств памяти и ввода-вывода

Если МП БИС работает в минимальном режиме и для обра­щения к устройствам используются управляющие сигналы и , то дешифратор адреса памяти и УВВ должен распознавать сигнал и в зависимости от его состояния формировать сигналы выбора устройств памяти или ввода—вывода.

Для упрощения в дальнейших схемах сигналы, участвующие в выборке устройств, не будут показываться.

4 РАЗРБОТКА ПОДСИСТЕМЫ ВВОДА/ВЫВОДА, ПРЕРЫВАНИЙ, ПДП

4.1 Контроллер прямого доступа к памяти КР580ВТ57

БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высоко­скоростного обмена данными между па­мятью и внешними устройствами, выпол­няемого по инициативе внешнего устрой­ства. Контроллер прямого доступа к памяти (КПДП) генерирует управляю­щие сигналы, необходимые для организа­ции обмена. КПДП содержит четыре ка­нала прямого доступа, каждый из ко­торых обеспечивает передачу блока данных размером до 16 Кбайт с произвольным начальным адресом в диапа­зоне от 0 до 64 Кбайт.

Рисунок 18 — Структурная схема контроллера прямого доступа к памяти КР580ВТ57

Упрощенная структурная схема КПДП приведена на рисунке 18. В состав БИС входят: двунаправленный двустабильный буфер данных (ВD), предназна­ченный для обмена информацией между МП и КПДП; схема управления чте­нием/записью (RWCU), адресующая вну­тренние регистры КПДП и управляющая обменом по шине D(7-0); блок управле­ния (СU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходи­мую для организации режима прямого доступа к памяти; блок управления при­оритетами (РСU), обеспечивающий определенный порядок обслуживания запро­сов внешних устройств; четыре канала прямого доступа (СН0 — СН3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.

Схема под­ключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рисунке 19.

Рисунок 19 — Схема под­ключения КПДП к системной шине с использованием буферного регистра К589ИР12

Назначение входных, выходных и управляющих сигналов КПДП приве­дено при описании выводов микросхемы в таблице 12.

Таблица 12 — Описание выводов контроллера прямого доступа к памяти КР580ВТ57

Обозначение вывода	Номер контакта	Назначение вывода
1	2	3
D(7-0)	21;22;23;26; 27;28;29;30	Входы/выходы данных для обмена с МП

Продолжение таблицы 10

1	2	3
I/OR	1	Чтение ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает чтение информации из КПДП в МП; выходной сигнал L-уровня разрешает чтение из ВУ
I/OW	2	Запись ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает программирование КПДП: выходной сигнал L-уровня разрешает запись в ВУ
CLK	12	Вход тактовых импульсов
RESET	13	Вход установки 0
A(3-0)	35;34;33;32	Двунаправленные тристабильные адресные выводы
CS	11	Выбор микросхемы
A(7-4)	40;39;38;37	Тристабильные адресные выходы
READY	6	Готовность — входной сигнал Н-уровня указывает на готовность к обмену
HRQ	10	Запрос захвата — выходной сигнал Н-уровня указывает на запрос о доступе КПДП к системным шинам
HLDA	7	Подтверждение захвата — входной сигнал Н-уровня указывает на возможность доступа к системным шинам
MEMR	3	Чтение из памяти — тристабильный выход; выходной сигнал L-уровня разрешает чтение из ячейки памяти, адресуемой КПДП
MEMW	4	Запись в память — тристабильный выход; выходной сигнал L-уровня разрешает запись в ячейку, адресуемую КПДП
AEN	9	Разрешение адреса — сигнал Н-уровня используется для блокировки некоторых шин адреса и данных
ADSTB	8	Строб адреса — сигнал Н-уровня указывает на нахождение на шине D(7—0) старшего байта адреса ЗУ
TC	36	Конец счета — сигнал Н-уровня определяет выполнение последнего цикла передачи блока данных
MARK	5	Маркер — сигнал Н-уровня указывает, что до конца передаваемого блока необходимо выполнить число циклов обмена, кратное 128

Продолжение таблицы 10

1	2	3
DRQ3-DRQ0	16;17;18;19	Запросы прямого доступа к памяти каналов СН3-СН0; сигнал Н-уровня указывает на запрос от ВУ
DACK3-DACK0	15;14;24;25	Подтверждение запросов прямого доступа к памяти каналов СН3-СН0; сигнал L-уровня указывает на разрешение обмена
UСС	31	Напряжение питания ( + 5 В)
GND	20	Напряжение питания (0 В)

Основные электрические параметры микросхемы КР580ВТ57 при температуре окружающей среды + 25 + 10°С приве­дены ниже:

Выходное напряжение логического нуля U_OL, В < 0,45

Выходное напряжение логической единицы U_OH, В > 2,4

Ток потребления I_СС, мА < 100

Ток утечки на входах I_IL, мкА < 1,5

Ток утечки на управляемых выводах I_ОL, мкА —1,5,...,1,5