4.5 Архитектура контролера прямого доступа к памяти кр580вт57
БИС контролера прямого доступа к памяти (КПДП) предназначена для организации высокоскоростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства. КПДП генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит четыре канала прямого доступа, каждый из которых обеспечивает передачу блока данных размером до 16К байт с произвольным начальным адресом. Упрощенная структурная схема КПДП представлена на рисунке 17.
Рисунок 17 – Структурная схема КПДП
В состав БИС входят: двунаправленный двустабильный буфер данных (BD), предназначенный для обмена информацией между МП и КПДП; схема управления чтением/записью (RWCU), адресующая внутренние регистры КПДП и управляющая обменом по шинеD(7-0); блок управления (CU), содержащий регистры режима и состояния и обеспечивающий последовательность операций, необходимую для организации режима прямого доступа к памяти; блок управления приоритетами (PCU), обеспечивающий определенный порядок обслуживания запросов внешних устройств; четыре канала прямого (СН0 – СН3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.
5 Разработка интерфейса и уточненной структурной схемы микропроцессорной системы
5.1 Буферный регистр кр580ир83
Буферный регистр КР580ИР83 представляет собой 8-разрядный параллельный регистр с тристабильным выходом. Он используется для реализации схем фиксации, буферизации и мультиплексирования в микропроцессорной системе.
Структурная схема КР580ИР83 представлена на рисунке 18.
Рисунок 18 – Структурная схема КР580ИР83
Запись входных данных в буферные регистры производится при переходе сигнала STBс Н-уровня вL-уровень.
5.2 Шинный формирователь кр580ва87
Шинный формирователь КР580ВА87 представляет собой 8-разрядный параллельный приемопередатчик с тристабильным выходом. Он используется для реализации различных буферных схем в микропроцессорных системах. На выходах микросхемы генерируются инвертированные выходные данные.
Структурная схема шинного формирователя КР580ВА87 представлена на рисунке 19.
Рисунок 19 – Структурная схема шинного формирователя КР580ВА87
При Н-уровне входного сигнала на входе Т и L-уровне сигнала на входе ОЕ информация с выводов А (7 – 0) передается на выводы В (7 – 0). ПриL-уровне сигнала на входе Т иL-уровне сигнала на входе ОЕ информация с выводов
В(7 – 0) передается на выводы А(7 – 0).
5.3 Подключение микросхем, входящих в мпс к шинам данных и шинам адреса
Подключение БИС последовательного интерфейса КР580ИК51 представлено на рисунке 20.
АВ – шина адреса; СВ –шина управления; DB– шина данных
Рисунок 20 – Подключение БИС последовательного интерфейса
КР580ИК51 к шинам адреса, данных и управления
Подключение БИС параллельного интерфейса КР580ВВ55 представлено на рисунке 21.
АВ – шина адреса; СВ –шина управления; DB– шина данных
Рисунок 21 – Подключение БИС параллельного интерфейса
КР580ВВ55 к шинам адреса, данных и управления
Подключение БИС программируемого контролера прерываний КР580ВН59 представлено на рисунке 22.
АВ – шина адреса; СВ –шина управления; DB– шина данных
Рисунок 22 – Подключение БИС программируемого контролера
прерываний к шинам адреса, данных и управления
Подключение БИС таймера КР580ВИ53 представлено на рисунке 23.
АВ – шина адреса; СВ –шина управления; DB– шина данных
Рисунок 23 – Подключение БИС таймера КР580ВИ5 к шинам
адреса, данных и управления