2.1.2. Структурная организация микропроцессора кр580ик80а.

Микропроцессор КР580ИК80А реализован на основе общей внутр. шины данных и включает следующие функциональные узлы:

• блок регистров общего назначения с адресной логикой;

• блок арифметико-логического устройства (АЛУ);

• блок регистра команд и управления;

• двунаправленную буферизованную шину данных;

• блок синхронизации и управления.

Блок регистров общего назначения предназначен для оперативного хранения информации, участвующей в процессе выполнения программы. Он представляет собой динамическую память с произвольным доступом, организованную в виде шести 16-битовых регистров. Три регистра могут использоваться при выполнения операций как шесть отдельных 8-битовых программно-доступных регистров B,C,D,E,H,L, или как 16-би- товые программно-доступные пары BC,DE.HL. Пара 8-битовых регистров WZ используется для временного хранения второго и третьего байтов команд перехода,передаваемых с внутр. шины данных (ВШД) в программный счетчик (РС). К паре WZ программист обращаться не может.

16-битовый программный счетчик (РС) служит для хранения адреса текущей команды программы. Его содержимое автоматически инкрементируется (увеличивается) после выборки каждого байта команды схемой адресной логики. Загрузка и выдача содержимого РС осуществляется побайтно через мультиплексоры (МПЛ) и внутр.шину данных.

16-битовый указатель стека (SP) хранит адрес ячейки области оператиной памяти, отведенной под стек, к которой было последнее обращение. Перед занесением слова в стек содержимое указателя стека уменьшается (декркментируется) на 1. После считывания слова из стека содержимое SP инкрементируется на 1. Для выполнения инкрементации-декрементации в адресной логике предусмотрена схема инкрементации-декркментации (СИД). Содержимое SP может быть прибавлено к содержимому регистровой пары HL, для чего имеется возможность побайтовой пересылки содержимого через мультиплексоры МПЛ на внутр. шину данных.

Выбор регистра, участвующего в операции, осуществляется схемой выбора регистра (СВР). Адресная логика обеспечивает выдачу на адресную шину адресов данных и команд. Она включает в себя буферный регистр адреса (БРА), схему инкрементации-декрементации (СИД) и адресный буфер. Регистр БРА принимает и хранит адрес с любого 16-битового регистра. Его выход связан со входами схемы СИД и адресного буфера.

Схема СИД - схема быстрого переноса/заема. С ее помощью содержимое БРА может быть передано с изменением на 1, или без изменения через 16-разрядный мультиплексор на вход любого 16-битового регистра (пары) BC,DE,HL,SP или РС.

Адресный буфер представляет собой 16 выходных формирователей с тремя состояниями и предназначен для выдачи адреса на выводы адресной шины А15...A0. Третье (отключающее) состояние позволяет подключать микропроцессор непосредственно к общей системной адресной шине микро-ЭВМ.

Блок арифметико-логического устройства (АЛУ) предназначен для выполнения арифметических и логических операций над числами в параллельном 8-разрядном двоичном коде, а также операций циклического сдвига. При обработке информации в АЛУ используются регистры:

• ВР (0:7) - регистры временного хранения;

• А (0:7) - аккумулятор;

• ВА (0:7) - регистр аккумулятора;

• F (0:4) - регистр флажков.

При выполнении операций один из операндов пересылается из аккумулятора в регистр ВА; второй операнд поступает из памяти или блока регистров через ВШД в регистр ВР, а затем в АЛУ в прямом или обратном коде в зависимости от операции. Результат операции передается через ВШД в аккумулятор или в регистр общего назначения, а прзнаки результата записываются в регистр флажков F (нуль,перенос, знак,четность,вспомогат.перенос), обеспечивая возможность переходов в программе.

Cхема десятичной коррекции (СДК) предназначена для преобразования двоичного кода в двоично-десятичный при обработке двоично-десятичных чисел.

Блок регистра команд и управления содержит регистр команд (РК), схемы дешифрации команд (ДШК) и шифрации машинных циклов (ШМЦ). РК хранит первый байт кода операции и после дешифрации используется для формирования сигналов управления блоком регистров, АЛУ с регистрами и буфером данных (БД),реализующих микропрограммы вы полнения команд.

Двунаправленная шина данных предназаначена для организации связи между отдельными блоками микропроцессора и для связи с др. микросхемами и микро-ЭВМ. Она включает в себя внутр.шину данных ВШД и буфер данных (БД), соединенный с внешней ши ной данных Д7...Д0. Двунаправленный с тремя состояниями БД (0:7) состоит из буферного регистра и формирователей. Предназначен для развязки внутр.и внешней шин данных (в процессе ввода или выполнения операций, не связанных с пересылкой данных, БД отключается).

Узел управления и синхронизации (УУС) предназначен для синхронизации и управле ния работой процессора. Синхронизация:

• R (установка) - перевод процессора в исходное состояние. Выполнение программы начинается с нулевого адреса;

• SYNC - cигнал синхронизации, определяющий начало каждого машинного цикла команды;

• F1, F2 - входы двух неперекрывающихся последовательностей синхросигналов.

Управление ожиданием:

• WAIT (ожидание) - сигнал, что процессор ожидает,когда внешнее устройство или память будут готовы к обмену;

• RDY (готовность) - входной сигнал, указывающий, что внешнее устройство или готовы к обмену. Вместе с сигналом WAIT позволяет синхронизировать обмен с устройствами низкого быстродействия или организовать пошаговый, командный режим работы (при отладке) и останов по требуемому адресу.

Управление шинами:

• WR - выход сигнала низкого активного уровня, указывающего, что микропроцессор выдал данные на шину Д7...Д0. Используется для управления записью информации в па мять или во внешнее устройство;

• DBIN - сигнал разрешения приема информации на шину данных Д7...Д0 из памяти или внешних устройств.

Управление прерываниями:

• INT - входной сигнал запроса прерывания работы процессора, поступающий от внешних устройств;

• INTE - выходной сигнал разрешения прерывания высокого уровня, указывающий, что процессор готов к обмену (может принять запрос прерывания). После перехода к обслуживанию прерывания на выходе устанавливается сигнал низкого уровня и запросы прерывания не воспринимаются.

Управление прямым доступом к памяти (захватом):

• HLD - входной сигнал запроса на захват шин Д7...Д0, А15...А0 со стороны внешних устройств. Процессор переходит в состояние "ЗАХВАТ", и системная шина может использоваться внешними устройствами;

• HLDA - выходной сигнал подтверждения захвата шин. Является признаком допуска внешнего устройства к шинам данных и адреса системы.