схемотехника / Сборник задач
.pdf
Приложение Справочные данные по элементам
Данное приложение содержит краткие сведения по тем функциональным группам библиотечных элементов, которые используются при выполнении технического задания на проектирование процессора.
Библиотечные элементы схемного редактора САПР Xilinx Foundation разбиты на следующие основные группы:
Gate — логические элементы;
Flip-Flop/Latch — триггеры/защелки;
MUX/DMUX — мультиплексоры;
Coder/Decoder — дешифраторы;
Arithmetic Circuit — арифметические устройства; Counter — счетчики;
Register — регистры; Memory — память.
Элементы, включенные в библиотеку, являются либо базовыми элементами, либо макроэлементами. Базовый элемент (Primitive) — такой элемент, который не может быть разбит на меньшие компоненты. Макроэлемент (Macro) — элемент, имеющий внутреннюю структуру, состоящую из базовых элементов. Внутреннюю структуру макроэлемента всегда можно увидеть в схемном редакторе,
используя команду Hierarchy Push/Pop.
Как правило, в состав каждой группы входят элементы одного типа, различающиеся разрядностью или количеством входов. Разрядность указывается цифрой в обозначении компонента.
Логические элементы
Группа Gate содержит следующий набор логических элементов:
инвертор НЕ (INV);
элементы И (конъюнктор, AND) с инверсными и не инверсными входами от 2 до 9;
элементы ИЛИ (дизъюнктор, OR) с инверсными и не инверсными входами от 2 до 9;
201
элементы И-НЕ (NAND) с инверсными и не инверсными входами от 2 до 9;
элементы ИЛИ-НЕ (NOR) с инверсными и не инверсными входами от 2 до 9;
элементы «Исключающее ИЛИ» (сложение по модулю 2, XOR) с числом входов от 2 до 9;
элементы, выполняющие функцию логическая равнозначность (XNOR) с числом входов от 2 до 9;
элементы 2-2И-2ИЛИ (SOP4) с инверсными и не инверсными входами;
элементы 1-2И-2ИЛИ (SOP3) с инверсными и не инверсными входами.
Расшифровка обозначений элементов этой группы достаточно проста, поскольку тип элемента явно указан в его названии, а число обозначает количество входов. Кроме того, у элементов некоторые входы могут быть проинвертированы, что отмечается символом B в обозначении элемента. Пример соглашения, принятого для обозначения логических элементов, приведён на рис. П.1.
Рис. П.1. Обозначение логических элементов
Инвертор НЕ (INV)
Условное графическое обозначение инвертора, приведено на рис. П.2. Инвертор является базовым элементом.
Рис. П.2. Условное графическое обозначение инвертора
202
Элементы И (AND)
Условные графические обозначения элементов AND приведены на рис. П.3. Элементы AND до пяти входов включительно являются базовыми элементами и могут иметь инверсные входы в любой комбинации.
Рис. П.3. Условное графическое обозначение элементов AND
Элементы AND с числом входов от 6 до 9 не имеют инверсных входов и являются макроэлементами.
Элементы ИЛИ (OR)
Условные графические обозначения элементов OR приведены на рис. П.4. Элементы OR до пяти входов включительно являются базовыми элементами и могут иметь инверсные входы в любой комбинации.
Элементы OR с числом входов от 6 до 9 не имеют инверсных входов и являются макроэлементами.
203
Рис. П.4. Условное графическое обозначение элементов OR
Элементы ИНЕ (NAND)
Условные графические обозначения элементов NAND приведены на рис. П.5. Элементы NAND до пяти входов включительно являются базовыми элементами и могут иметь инверсные входы в любой комбинации.
Рис. П.5. Условное графическое обозначение элементов NAND
Элементы ИЛИНЕ (NOR)
Условные графические обозначения элементов NOR приведены на рис. П.6. Элементы NOR до пяти входов включительно являют-
204
ся базовыми элементами и могут иметь инверсные входы в любой комбинации. Элементы NOR с числом входов от 6 до 9 не имеют инверсных входов и являются макроэлементами.
Рис. П.6. Условное графическое обозначение элементов NOR
Элементы 2-2И-2ИЛИ (SOP4)
Условные графические обозначения элементов SOP4 приведены на рис. П.7. Элементы SOP4 являются макроэлементами и могут иметь инверсные входы в любой комбинации.
Рис. П.7. Условное графическое обозначение элементов SOP4
205
Элементы 1-2И-2ИЛИ (SOP3)
Условные графические обозначения элементов SOP3 приведены на рис. П.8. Элементы SOP3 являются макроэлементами и могут иметь инверсные входы в любой комбинации.
Рис. П.8. Условное графическое обозначение элементов SOP3
Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR)
иИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ (XNOR)
Вбиблиотеке элементы «Исключающее ИЛИ» (сложение по модулю 2, XOR) и элементы «Исключающее ИЛИ-НЕ» (логическая равнозначность, XNOR) имеют число входов от 2 до 9.
Условное графическое обозначение элементов XOR2, XNOR2 с двумя входами приведено на рис. П.9, а их таблица истинности представлена табл. П.1.
Рис. П.9. Условное графическое обозначение элементов XOR и XNOR
206
|
|
|
|
|
Таблица П.1 |
|
|
|
Таблица истинности элементов XOR2, XNOR2 |
||
|
|
|
|
|
|
Входы |
|
|
Выход элемента XOR |
Выход элемента XNOR |
|
|
|
|
|
|
|
I0 |
|
I1 |
|
Q |
Q |
|
|
|
|
|
|
0 |
|
0 |
|
0 |
1 |
|
|
|
|
||
|
|
|
|
|
|
0 |
|
1 |
|
1 |
0 |
|
|
|
|
||
|
|
|
|
|
|
1 |
|
0 |
|
1 |
0 |
|
|
|
|
|
|
1 |
|
1 |
|
0 |
1 |
|
|
|
|
|
|
Триггеры
Основные сведения
Вбиблиотеке элементов имеются три типа синхронных триггеров с динамическим управлением записью:
D-триггеры; JK-триггеры; Т-триггеры.
JK- и Т-триггеры имеют прямой динамический синхронизирующий вход С. D-триггеры могут иметь как прямой, так и инверсный синхронизирующий динамический вход С. Кроме того, указанные триггеры могут иметь вход разрешения для синхроим-
пульсов CE (clockenable).
Каждый из перечисленных типов триггеров может иметь асинхронный вход предварительной установки триггера или в «0» или
«1».
Также триггеры могут иметь синхронный вход предварительной установки триггера в «0» и/или «1».
Всистеме Xilinx Foundation приняты следующие сокращения установочных входов на условном графическом обозначении триггера:
CLR (Clear), PRE (Preset) — асинхронные входы установки триггера в «0» и «1» соответственно;
207
R (Reset), S (Set) — синхронные входы установки триггера в «0» и «1» соответственно.
Обозначение триггеров
Наличие тех или входов у конкретного библиотечного триггера можно выяснить из его текстового обозначения. Пример соглашения для обозначения триггеров в библиотеке элементов приведён на рис. П.10.
Рис. П.10. Обозначение триггеров
Библиотечный набор триггеров
D-триггеры
FDCE — D-триггер с входом разрешения синхросигнала и асинхронной установкой в «0».
208
FDPE — D-триггер с входом разрешения синхросигнала и асинхронной установкой в «1».
FDCE_1 — D-триггер с инверсным синхровходом, входом разрешения синхросигнала и асинхронной установкой в «0».
FDPE_1 — D-триггер с инверсным синхровходом, входом разрешения синхросигнала и асинхронной установкой в «1».
FD — D-триггер.
FD_1 — D-триггер с инверсным синхровходом. FDC — D-триггер с асинхронной установкой в «0».
FDC_1 — D-триггер с инверсным синхровходом и асинхронной установкой в «0».
FDP — D-триггер с асинхронной установкой в «1».
FDP_1 — D-триггер с инверсным синхровходом и асинхронной установкой в «1».
FDR — D-триггер с синхронной установкой в «0».
FDS — D-триггер с синхронной установкой в «1».
FDRS — D-триггер с синхронной установкой в «0» и «1». FDSR — D-триггер с синхронной установкой в «1» и «0».
FDRE — D-триггер с входом разрешения синхросигнала и синхронной установкой в «0».
FDSE — D-триггер с входом разрешения синхросигнала и синхронной установкой в «1».
FDRSE — D-триггер с синхронной установкой в «0» и «1» и с входом разрешения синхросигнала.
FDSRE — D-триггер с синхронной установкой в «1» и «0» и с входом разрешения синхросигнала.
JK-триггеры
FJKC — JK-триггер с асинхронной установкой в «0».
FJKCE — JK-триггер с входом разрешения синхросигнала и асинхронной установкой в «0».
FJKP — JK-триггер с асинхронной установкой в «1».
FJKPE — JK-триггер с входом разрешения синхросигнала и асинхронной установкой в «»1.
FJKRSE — JK-триггер с синхронной установкой в «0» и «1» и с входом разрешения синхросигнала.
209
FJKSRE — JK-триггер с синхронной установкой в «1» и «0» и с входом разрешения синхросигнала.
T-триггеры
FTC — T-триггер с асинхронной установкой в «0».
FTCE — T-триггер с входом разрешения синхросигнала и с асинхронной установкой в «0».
FTCLE — T-триггер с функцией синхронной загрузки, с входом разрешения синхросигнала и с асинхронной установкой в «0».
FTCLEX — T-триггер с функцией синхронной загрузки, с входом разрешения синхросигнала и с асинхронной установкой в «0».
FTP — T-триггер с асинхронной установкой в «1».
FTPE — T-триггер с входом разрешения синхросигнала и с асинхронной установкой в «1».
FTPLE— T-триггер с функцией синхронной загрузки, с входом разрешения синхросигнала и с асинхронной установкой в «1».
FTRSE — T-триггер с входом разрешения синхросигнала и с синхронной установкой в «0» и «1».
FTRSLE — T-триггер с функцией синхронной загрузки, с входом разрешения синхросигнала и с синхронной установкой в «0» и «1».
FTSRE — T-триггер с входом разрешения синхросигнала и с синхронной установкой в «1» и «0».
FTSRLE — T-триггер с функцией синхронной загрузки, с входом разрешения синхросигнала и с синхронной установкой в «1» и «0».
Краткое описание отдельных триггеров
D-триггеры
Практически все триггеры являются макроэлементами, и только два триггера являются базовыми. Это D-триггеры FDCE и FDPE, на их основе и создано все многообразие перечисленных выше триггеров.
210