Добавил:
Upload Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Скачиваний:
27
Добавлен:
26.03.2016
Размер:
2.78 Mб
Скачать

Федеральное государственное бюджетное образовательное учреждение 1 высшего профессионального образования

«Московский государственный технический университет радиотехники, электроники и автоматики»

Кафедра физики конденсированного состояния

(www.eks.fel.mirea.ru)

Центр проектирования интегральных схем, устройств наноэлектроники и микросистем

(www.edamc.mirea.ru)

Певцов Евгений Филиппович, к.т.н., доцент

Системы автоматизированного проектирования (САПР)

осенний семестр 2011 г.

Е.Ф. САПР

1

2

Лекция 5. Методология проектирования ИС.

5.1.Выбор варианта реализации ТЗ.

5.2.Концепции проектирования

2.2.1.Заказные ИС

2.2.2.Полузаказные ИС на основе библиотек стандартных элементов

2.2.3.ИС на основе вентильных матриц

2.2.4.ИС на основе программируемых модулей

2.2.5.Комбинированные решения (СнК, IP-блоки, ReUse модули, системы в корпусе).

5.3.Выводы.

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

ВыборвариантареализацииТЗ:

Эффективность исп. энергии (MOPS/mW)

100-1000

Заказная (ASIC)микросхема

нет

 

приложений

 

10-100

Процессор для

(напр., ЦСП)

структураКонфигурируемая

1-10

 

 

средняя

 

Встроенный микропроцессор

0.1-1

полная

3

Application-Specific

Integrated Circuit -

проблемноориентированная (специализированная) интегральная микросхема, заказная ИС, ay-sic.

Гибкость настройки применений

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

Сравнение методов проектирования 28

lnC

Стоимость ИС

1

Зависимость стоимости ИС (C) от объема производства (V)

 

 

 

 

 

 

1.

Полнозаказное

1

 

 

 

 

 

 

проектирование

 

 

 

 

 

2.

Библиотечное

 

 

 

 

 

 

2

 

 

 

 

 

 

проектирование

 

 

 

 

 

3.

Проектирование на

3

 

 

 

 

 

 

 

 

 

 

 

основе вентильных

4

 

 

 

 

 

 

матриц

5

 

 

 

 

 

4.

Проектирование на

 

 

 

 

 

 

 

основе

 

 

 

 

 

 

 

программируемых

 

 

 

 

 

 

 

логических матриц

 

 

 

 

 

 

5.

Проектирование на

10

102

103

104

105

106

V

основе серийных

ИС

 

 

Объем производства

 

 

 

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

43

ВыборспособареализацииИС

(концепцииилистилипроектирования):

Стили проектирования ИС:

Заказное Полузаказное

 

 

 

 

 

 

 

 

 

 

 

 

 

На основе элементов

 

На основе матриц

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Стандартные эл-ты,

 

 

 

Макро эл-ты

 

 

Массивы вентилей

 

 

Матрицы ПЛИС

 

 

компилируемые эл-ты

 

 

 

(IP-блоки)

 

 

Pre-diffused (БМК)

 

 

Pre-wired

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Спредварительной диффузией

Спредварительным монтажом

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

55

Реализациинаосновематриц

ИС на матрицах

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

вентильные

 

 

 

программируемые

 

 

 

 

 

 

 

(с предварительной

 

 

 

(с предварительным

 

 

диффузией)

 

 

 

монтажом)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

Программируемаялогическаяинтегральнаянаясхемасхема 57

(ПЛИС) (Programmable Logic Device, PLD)

Логика работы ПЛИС не определяется при изготовлении, а

задаётся посредством программирования.

Принципиальное отличие состоит в том, что и функции входящих в них блоков, и конфигурация соединений между ними могут меняться с помощью специальных сигналов, посылаемых схеме.

Для программирования используются программаторы и отладочные среды, позволяющие задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры Verilog, VHDL, AHDL и др.

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

Программируемыелогическиеинтегральныеьныесхемысхемы63

(ПЛИС) (Programmable Logic Device, PLD)

FPGA (Field-Programmable Gate Array)

Программируемая Пользователем Вентильная Матрица (ППВМ)

Архитектура ППВМ включает три основных программируемых элемента:

нескоммутированные программируемые логические блоки (ПЛБ) -

функциональными элементами для построения логики пользователя

блоки ввода-вывода (БВВ) обеспечивают связь между контактами корпуса и внутренними сигнальными линиями.

внутренние связи, программируемые ресурсы которых обеспечивают управление путями соединения входов и выходов ПЛБ и блоков ввода-вывода на соответствующие сети.

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

64

ППВМ могут постоянно перепрограммироваться и менять топологию соединений в процессе использования. Такая гибкость требует существенного увеличения количества транзисторов микросхемы. Программа (конфигурация) для FPGA хранится в распределённой памяти, которая может быть выполнена как на основе:

энергозависимых ячеек статического ОЗУ (фирмы Xilinx и Altera) — в этом случае программа не сохраняется при исчезновении электропитания микросхемы и при каждом включении питания микросхемы необходимо заново конфигурировать её при помощи начального загрузчика, который может быть встроен и в саму FPGA,

энергонезависимых ячеек Flash-памяти или перемычек antifuse (Actel и Lattice Semiconductor) — в этих случаях программа сохраняется при исчезновении электропитания.

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

Цифровые схемы работают синхронно с тактовой частотой. С каждым импульсом тактовой частоты схема переходит в следующее состояние. Все состояние схемы хранится в регистрах, а следующее состояние для каждого регистра вычисляется логическими функциями на входе данных этих триггеров.

ПЛБ:

ВПЛИС логический элемент состоит из

-Look-Up Table (LUT)

-одного регистра-триггера.

Логическая функция для триггера в ПЛИС реализуется с помощью таблицы истинности Look-Up Table (LUT).

Пример: Логическая функция для каждого триггера четырехвходовая (функция от четырех возможных сигналов). Значит, сама таблица истинности должна иметь 2^4=16 ячеек памяти. Четыре входных сигнала LUT являются адресом для чтения результата из таблицы.

МГТУ МИРЭА. Центр проектирования ИС, УН и МС

Современные САПР

Тут вы можете оставить комментарий к выбранному абзацу или сообщить об ошибке.

Оставленные комментарии видны всем.