Лабораторные задания

№ варианта	Устройство
1	Мультиплексор «41» (на элементах И-НЕ)
2	Демультиплексор «14»
3	Шифратор «38»
4	Дешифратор «83»
5	«41» (на элементах И-ИЛИ-НЕ)
6	Демультиплексор «14»
7	Дешифратор «83»
8	«41» (на элементах И-ИЛИ-НЕ)
9	Мультиплексор «41» (на элементах И-НЕ)
10	Шифратор «38»
11	Дешифратор «83»
12	Шифратор «38»
13	«41» (на элементах И-ИЛИ-НЕ)
14	Мультиплексор «41» (на элементах И-НЕ)
15	Демультиплексор «14»

ЛАБОРАТОРНАЯ РАБОТА №6

Исследованиесумматоров

Цель работы:

• Ознакомится с назначением и принципом действия сумматоров

• Ознакомится с практической схемой сумматора и исследовать её

Содержание работы: Исследование сумматора в статическом и динамическом режимах.

Краткие теоретические сведения. Сумматоры

Сумматоры представляют собой функциональные узлы, выполняющие операцию сложения чисел. В устройствах дискретной техники суммирование осуществляется в двоичном или, реже, в двоично-десятичном коде. По характеру действия сумматоры подразделяются на две категории : комбинационные – как и все ранее рассмотренные узлы, не имеющие элементов памяти ; накопительные – сохраняющие результаты вычислений. В свою очередь, каждый из сумматоров, оперирующий с многоразрядными слагаемыми, в зависимости от способа обработки чисел может быть отнесен к последовательному или параллельному типу.

Сумматоры, выполненные в виде самостоятельных микросхем – комбинационные, и речь в дальнейшем будет идти только о них.

Как последовательные, так и параллельные сумматоры строятся на основе одноразрядных суммирующих схем. Сложение чисел в последовательных сумматорах осуществляется поразрядно, последовательно во времени. В сумматорах параллельного типа действия сложение всех разрядов много разрядных чисел происходит одновременно.

Полусумматор.

Простейшим суммирующим элементом является полусумматор. Происхождение этого термина станет ясным в ходе изложения. Он имеет (см рис. ) два входа А и В для двух слагаемых и два выхода : S(сумма) и P(перенос). Обозначением полусумматора служат буквы HS (HalfSum – полусумма), работу прибора отражает таблица истинности :

Входы		Выходы
A	B	P	S
0 0 1 1	0 1 0 1	0 0 0 1	0 1 1 0

Полусумматор имеет два входа и пригоден для использования только в младших разряде. Устройство для суммирования многоразрядных чисел должно иметь, начиная со второго разряда, три входа : два для слагаемых Ai и Bi и один для сигнала переноса Pi-1 с предыдущего разряда. Этот узел – сумматор можно представить как объединение двух полусумматоров:

Первый полусумматор служит для сложения двух чисел, принадлежащих одному разряду, и обеспечивает выход промежуточной суммы Si и переноса Pi. Второй полусумматор складывает перенос с предыдущего разряда Pi-1 с промежуточной суммой Si. Функции выходов S и P для этого случая определяется как

S=(A+B)+Pi-1; (9-3) Pi+1=AiBi ^ (A+B) Pi-1 (9-4)

Операции сложения подчиняется переносительному закону, из которого следует, что входы сумматора можно менять местами без ущерба для результата.

Исходя из таблицы истинности сумматора 9-2, можно написать следующие булевые уравнения для сигналов суммы и переноса

_ _ _ __ _ __

Si=AiBiPi-1 ^ AiBiPi-1 ^ AiBiPi-1 ^ AiBiPi-1 (9-5)

_ _ __

Pi=AiBiPi-1 ^ AiBiPi-1 ^ AiBiPi-1 ^ AiBiPi-1 (9-6)

В уравнениях 5 и 6 представлены только те члены, для которых Si=1 и Pi=1, т.е. первый член функции Si относится к первой строке таблицы истинности, второй член ко второй и т.д. Сходным образом для функции P первый член принадлежит третей строке, второй- пятой и так до седьмой.

Уравнения 5 и 6 поддаются оптимизации, в результате которой получается

_ _ _

Si = AiPi ^ BiPi ^ Pi-1Pi ^ AiBiPi-1 (9-7)

Pi = BiPi-1 ^ AiPi-1 ^ AiBi (9-8)

Легко убедится, что оба уравнения удовлетворяют таблице истинности, как и уравнения 5 и 6. Это следует прямо из данных таблицы истинности, а именно из того, что Pi=1, если по меньшей мере на двух входах из трёх присутствует 1. Так же можно показать отсутствие в уравнении 8 члена AiBiPi, характеризующего последнюю строку таблицы истинности, т.к. Достаточно двум его членам быть равными 1.

В микросхемах-сумматорах в качестве базового узла используется сумматор, логическая структура которого реализована на основе формул 7 и 8.

Как уже говорилось, суммирование многоразрядных чисел может быть последовательное либо параллельное. При последовательном вводе используется один, общий для всех разрядов полный сумматор с дополнительной цепью задержки. Оба слагаемых кодируются последовательностями импульсов, которые синхронно вводятся в сумматор через входы A и B, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса Pi+1 на время одного такта, т.е. до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку обеспечивает D-триггер (триггер задержки). Для хранения и ввода слагаемых А и В, а так же для преобразования последовательного кода выходных импульсов в параллельный применяют регистры сдвига. Работа регистров и схемы задержки синхронизируется общим генератором тактовых импульсов.

Достоинство последовательных сумматоров – малые аппаратные затраты. К недостаткам их следует отнести сравнительно невысокое быстродействие, поскольку одновременно суммируется лишь пара слагаемых.

Принцип действия n-разрядного параллельного сумматора с последовательным переносам следующий. Число сумматоров равно числу разрядов. Выход переноса P каждого сумматора соединен со входом переноса следующего, более старшего разряда. На входе переноса сумматора первого разряда установлен потенциал U0, поскольку сигнал переноса сюда не поступает. Слагаемые Ai и Bi складывается во всех разрядах одновременно, а перенос P поступает с окончанием операций сложения в предыдущем разряде.

Быстродействие многоразрядных сумматоров подобного вида ограничено задержкой переноса, т.к. формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса с младшего разряда не распространится по всей системе.

Время переноса можно уменьшить, вводя параллельный перенос, для чего используются специальные узлы – блоки ускоренного (сквозного) переноса. Их принцип заключается в том, что для каждого двоичного разряда дополнительно находятся два сигнала : образование переноса G и его распространение H. Эти функции определяются следующим образом :

Gi = AiBi (9-9); Hi=Ai^Bi (9-10)

В случае Gi=1, т.е. Ai=Bi=1, в данном i-ом разряде формируется сигнал переноса Pi в следующий высший разряд независимо от формирования функций суммы в предыдущих. Если хотя бы одно из слагаемых Ai или Bi равно 1 (Hi=1), то перенос в последующий разряд произойдет при наличии сигнала переноса из предыдущего. Если функции распространения в двух соседних разрядах равны 1, и при этом существует перенос Pi-1 из предыдущего разряда, то перенос производится непосредственно в разряд номер i+2.

Процесс формирования ускоренного переноса описывается следующим уравнением :

Pi=Gi ^ HiGi-1 ^ HiHi-1Gi-2 ^ … ^ HiHi-1…H2H1P0 (9-11)

Лабораторные задания

Исследовать сложение восьмибитовых чисел на одноразрядном сумматоре.

Отчёт по лабораторной работе должен включать в себя :

• принципиальная электрическая схема исследованного счётчика

• временные диаграммы работы счётчика

• параметры аналогов исследованного счётчика, реализованных в виде интегральных микросхем.

Таблица заданий

Вариант	Числа(десятичное)
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15	20+11 230+10 38+100 45+28 184+9 120+28 56+123 200+55 120+30 101+34 56+48 94+21 46+104 45+100 102+57

ЛАБОРАТОРНАЯ РАБОТА №7

Исследование операционных усилстелей

Цель работы:

• Ознакомится с назначением и принципом действия операционных усилителей.

• Ознакомится со схемой включения операционных усилителей.

Содержание работы: Расчёт схем инвентирующего и неинвентирующего включения операционного усилителя.