38

ЛЕКЦИЯ ВТОРАЯ

Общие сведения о дискретных устройствах и программируемых логических матрицах

1. Общие сведения о pld

PLD (programable logic devices) - это цифровые устройства (в русском варианте программируемые логические интегральные схемы - ПЛИС), которые могут быть запрограммированы пользователем для реализации широкого диапазона логических функций в проектируемых им цифровых системах. Как показано на структурной схеме (рис.10), PLD имеют входные выводы, программируемые логические матрицы и выводы I/O, т.е. выводы, которые в зависимости от их первоначальной настройки при программировании становятся входами или выходами. Многие PLD имеют сложные программируемые выходные буферы, так называемые макроячейки, которые позволяют переключать выводы с приема на передачу непосредственно в процессе работы устройств, увеличивая тем самым их гибкость и делая и приборы приспособленными для более широкого диапазона применений, чем при использовании только фиксированных PLD-выходов.

Основу PLD составляют логические матрицы, в которых явно выделяются колонки и строки, на рис. 12 показано устройство массива “И”, который обязательно входит в состав ПЛИС. Каждая пара вертикальных колонок соответствует паре линий (прямой и инверсной), ответвляющимся от каждого входа. Каждая строка образует AND-терм, иначе называемый "продукционный терм" или для краткости "p-терм".

Несколько p-термов могут объединяться схемой “ИЛИ”, расположенной на входе так называемых XOR - элементов, которые при изменении управляющих сигналов и в соответствии с заложенными в них при программировании свойствами меняют вид выходной информации, направление передачи информации через двунаправленный вывод и т.д. Эта логическая сумма р-термов часто обозначается аббревиатурой SOP (Sum of Products). Как правило выход SOP связан с выходом макроячейки через схему “Исключающее ИЛИ” (рис.13) используемую для программного управления инверсией выходного сигнала, и снабженный фиксированным комбинаторным буфером, использующимся только для вывода информации. Очевидно, что при подаче на второй вход элемента “Исключающее ИЛИ” низкого логического уровня информация выводится из ПЛИС в прямом коде, а при соединении его с задатчиком уровня логической единицы - в инверсном. Для минимизации необходимого числа выводов микросхемы выходной сигнал SOP использует тот же внешний контакт, что и вход, использующий внутренние цепи связи с логической матрицей в виде обратной связи.

В качестве примера реального устройства можно привести отечественную ПЛИС КМ1556ХЛ8 - многофункциональную программируемую логическую матрицу с обратными связями, реализующую восемь выходных функций от 16 входных переменных, включающих до 56 термов (рис.14). Программируемая матрица “И” этой микросхемы имеет 32 столбца и 64 строки, образуя конъюнкции входных переменных А0...А9, причем каждая входная переменная может иметь прямое или инверсное значение, или не входить в конъюнкцию совсем. Это первый уровень логики прибора.

Выходные сигналы, появляющиеся на выходных шинах 64 элементов матрицы “И”, вводятся в матрицу “ИЛИ”, образующую второй логический уровень и реализующую дизъюнкции заданных конъюнкций. Матрицу “ИЛИ” образуют восемь дизъюнкторов, каждый из которых может быть связан с одной из восьми групп конъюнкторов (по семь конъюнкторов в группе).

Выходной каскад, включающий восемь выходных усилителей с тремя состояниями, предназначен для вывода информации. Выборка выходных усилителей осуществляется непосредственно из матрицы “И”, т.е. адресным путем, в зависимости от комбинаций сигналов на входах ПЛИС и уравнений, реализуемых логической матрицей. Возможны следующие режимы работы микросхемы: хранение, считывание, программирование и контроль матрицы “И”.

Режим хранения осуществляется установкой выводов микросхемы в закрытое (высокоимпедансное) состояние путем подачи на выводы определенных адресных воздействий, приводящих к появлению на выходах первого, девятого, ..., или пятдесят седьмого элементов “И” низкого логического уровня.

В режиме считывания при подаче кода адреса на входы запрограммированной микросхемы адресные (входные) формирователи подают прямые и инверсные сигналы на столбцы матрицы “И”. Одновременно в матрицу через адресные формирователи обратной связи поступает выходной сигнал. В зависимости от карты пережигания перемычек на выходе схемы реализуется та или иная функция входных и выходных сигналов.

Разрешение выборки выходных каскадов в этой микросхеме осуществляется непосредственно из матрицы. Пережигание всех перемычек в управляющей строке соответствует переводу выходного каскада в режим считывания независимо от подаваемого адреса. Двунаправленные выводы микросхемы могут быть использованы как входы, если установить выходной каскад в третье (высокоимпедансное) состояние.

Возможно не только управление направлением передачи информации с помощью программы, реализуемой в PLD, но также и фиксация выходного сигнала в D-триггере (рис.15). Этот триггер может фиксировать свое состояние или сбрасываться в исходное состояние под управлением сигналов, также формируемых в матрице PLD. В формировании внутреннего сигнала разрешения выхода и внутреннего строба записи могут участвовать как один, так и несколько р-термов, объединенных по “ИЛИ”.

Примером отечественной интегральной микросхемы, имеющей триггеры в составе выходной макроячейки, может служить КР1556ХП4 (рис.16).

Первый уровень ее логики образуют конъюнкции входных переменных А0...А7; второй - матрица “ИЛИ”, состоящая из восьми дизъюнкторов (четырех 7-входовых и четырех 8-входовых).

Выходной каскад КР1556ХП4 включает четыре выходных усилителя с тремя состояниями, предназначенных для ввода-вывода информации (аналогично КР1556ХЛ8), и четыре D - триггера, синхронизируемых фронтом внешнего сигнала С, причем выходы триггеров подключены к матрице “И” и контактам микросхем через трехстабильные буферы, управляемые внешним сигналом ОЕ.

Микросхемы КР1556ХП6 и КР1556ХП8 отличаются числом триггерных и комбинационных выводов: первая из них имеет шесть комбинационных и два триггерных вывода, а вторая - восемь триггерных выводов.

Следующим шагом разработки PLD было создание микросхем, имеющих в каждой макроячейке в место D-триггера программируемый регистр, который мог быть сконфигурирован на выполнение функций D, T, JK и SR триггеров, причем каждый из них мог быть запрограммирован индивидуально для каждой макроячейки.

Гибкость и возможность программирования PLD позволяют производить разработку приборов на их базе гораздо быстрее, чем на базе дискретной логики. Возможность настройки универсальной PLD для специфического применения позволяет с помощью нескольких PLD общего назначения осуществлять функции, для реализации которых потребовались бы сотни микросхем. Использование СБИС PLD позволяет резко снизить затраты на производство, к тому же, занимает меньше пространства на печатных платах, нежели дискретные устройства, так как в каждый PLD - прибор можно занести больше логических функций, чем реализовать с помощью дискретного элемента.