dsd1-10 / dsd-07=Verilog / Лабораторная работа4

Лабораторная работа №4

Построение цифровых синхронных счетчиков прямых, обратных, реверсивных.

Целью данной работы является получение начальных навыков проектирования простейших элементов цифровых устройств посредством описания их на языке VerilogHDL, а также синтеза поведенческого описания в среде CADENCE BuildGates.

Работа выполняется на рабочей станции SUN под операционной системой Solaris.

Задание на выполнение работы:

Произвести синтез поведенческого описания устройств, которые были поучены в предыдущих лабораторных работах, получить файл Verilog Netlist и SDF файлы для трех библиотек (fast typical slow). Для этого необходимо провести следующие действия:

Осуществить вход на рабочую станцию введением login и password.

Создать рабочую папку verilog_lab4 в директории project.

>cd projects

>mkdir verilog_lab4

>cd verilog_lab4

Открыть в терминале BuildGates командой navigates или

ac_shell -gui

Загрузить, в открывшемся окне, ваше Verilog описание

ac_shell>read_verilog <имя>.v

Загрузить библиотечный файл TLF

ac_shell>read_tlf <имя>.tlf

Указать имя клокового сигнала и его период и форму (если он есть):

ac_shell>set_clock <имя> –period 2.2 –waveform {0 1.1}

Провести предварительный синтез:

ac_shell>do_build_generic –all

Провести оптимизированный синтез в конкретной библиотеке:

ac_shell>do_optimize

Сохранить Verilog Netlist:

ac_shell>write_verilog –hierarchical <имя_syn>.v

Сохранить SDF файл:

ac_shell>write_sdf <имя_syn>.sdf

Провести моделирование полученного Verilog Netlist с использованием уже имеющегося test_bench

Моделирование производится в среде CADENCE ncverilog. Для этого в командной строке терминала вводится следующее:

> ncverilog +gui +access+rwc <имя_syn>.v test_bench.v

1