Разработка кэша данных.

Кэш-память содержит два одинаковых блока ЗУ (первый и второй) и одноразрядную память признаков S «недавнего использования» блоков. В каждом блоке имеются разряды для хранения кода Tag, который отображает старшую часть адреса ячейки-оригинала (биты 12-21 с ША) и разряды D, в которых содержится копия 32-разрядной ячейки ОЗУ.

4Кслов

Рис. 7 Внутренняя организация кэша данных.

Такая структура позволяет удвоить объем кэша не увеличивая количество адресуемых ячеек. В данной работе рассматривается двух блочная организация кэша (в реальных системах количество блоков от 4 и более).

Если процессор установил на шине адрес некоторой ячейки ОЗУ и признак чтения, то:

1. С помощью разрядов 0-11 адреса выбирается одна из 4К ячеек кэш-памяти. На выходы накопителя кэш-памяти поступает информация из обоих блоков, а именно коды Tag и данные D (по 32 бита из каждого блока).

2. С помощью двух компараторов сравниваются старшие разряды поступившего из процессора адреса с соответствующими разрядами, считанными из первого и второго блоков. Если совпадение не зарегистрировано ни первым, ни вторым компаратором, то это означает, что копия затребованной ячейки ОЗУ в кэш-памяти отсутствует. Если произошло совпадение кодов на входах одного из компараторов, то вырабатывается сигнал cache=1 и через мультиплексор MS в 32-разрядную шину данных посылается слово из соответствующего блока кэш-памяти. Одновременного совпадения кодов на входах обоих компараторов быть не может.

3. Если cache=1, то процессор получает требуемые данные, а разряд S кэш-памяти устанавливается в 0 или 1 в зависимости от того, из какого блока была выдана информация в процессор. Этот разряд, таким образом, отражает очередность обращения к блокам, и по нему можно определить, какая информация более «свежая».

4. Если cache=0, то разряд S остается без изменения, схема управления осуществляет выбор из ОЗУ 32-разрядного слова по адресу, определяемому разрядами 0-21. Считанное из ОЗУ слово должно быть записано в кэш-память. Адрес ячейки известен - он определяется разрядами 0-11 кода, установленного процессором на шине. Чтобы определить, в какой блок следует записать считанное слово, анализируется разряд S выбранной ячейки кэш-памяти. В зависимости от его состояния определяется более устаревшая информация, которая затем заменяется новой, после чего состояние разряда S инвертируется. При записи 32-разрядный код записывается в разряды D соответствующей ячейки первого или второго блока. В разрядах Tag ячейки выбранного блока запоминается группа разрядов 12-21 адреса, поступившего с ША.

При необходимости записи данных в ОП используется алгоритм сквозной записи, т.е. запись осуществляется одновременно в кэш и в ОП.

Шина адреса

[0-11] [12-21]

ШУ

ШД

cache

Рис. 8 Функциональная схема кэша.

Список литературы.

1. Каган Б. М. Электронные вычислительные машины и системы: Учеб. пособие для вузов.-3-е изд., перераб.и доп.-М.: Энергоатомиздат, 1991.

2. Комплект БИС К1804 в процессорах и контроллерах /В.М. Мещеряков, И.Е.Лобов,Глебов и др.; Под ред. В.Б. Смолова.-М.: Радио и связь, 1990.

3. Лекции по курсу "Организация ЭВМ".

4. Соболев В.И. Схемотехника. Руководство к курсовой работе. 1997, -62с.

Приложение 1

Структурная схема ЭВМ

ШУ

ША

ШД

Ко всем тактируемым узлам ЭВМ

Запросы от вектор

системных и

периферийных запрос на

устройств прерывание

19