Массив процессоров

В матричных SIMD-системах распространение получили два основных типа ар­хитектурной организации массива процессорных элементов (рис. 29.11).В первом варианте, известном как архитектура типа «процессорный элемент-процессорный элемент» («ПЭ-ПЭ»), N процессорных элементов (ПЭ) связаны между собой сетью соединений (рис. 29.9, а). Каждый ПЭ — это процессор с ло­кальной памятью. Процессорные элементы выполняют команды, получаемые из КМП по шине широковещательной рассылки, и обрабатывают данные как храня­щиеся в их локальной памяти, так и поступающие из КМП. Обмен данными меж­ду процессорными элементами производится по сети соединений, в то время как шина ввода/вывода служит для обмена информацией между ПЭ и устройствами ввода/вывода. Для трансляции результатов из отдельных ПЭ в контроллер масси­ва процессоров служит шина результата. Благодаря использованию локальной памяти аппаратные средства ВС рассматриваемого типа могут быть построены весьма эффективно. Во многих алгоритмах действия по пересылке информации по большей части локальны, то есть происходят между ближайшими соседями. По этой причине архитектура, где каждый ПЭ связан только с соседними, очень популярна.

Рис.29.9. Модели массивов процессоров: а – «процессорный элемент – процессорный элемент»; б – «процессор-память»

Второй вид архитектуры — «процессор-память» — показан на рис. 29.9, б. В такой конфигурации двунаправленная сеть соединений связывает N процессоров с М мо­дулями памяти. Процессоры управляются КМП через широковещательную шину. Обмен данными между процессорами осуществляется как через сеть, так и че­рез модули памяти. Пересылка данных между модулями памяти и устройства­ми ввода/вывода обеспечивается шиной ввода/вывода. Для передачи данных из конкретного модуля памяти в КМП служит шина результата. Примерами ВС с рассмотренной архитектурой могут служить Burroughs Scientific Processor (BSP), Texas Reconfigurable Array Computer TRAC.

Структура процессорного элемента

В большинстве матричных SIMD-систем в качестве процессорных элементов при­меняются простые RISC-процессоры с локальной памятью ограниченной емкости.

Благодаря простоте ПЭ массив может быть реализован в виде одной сверхбольшой интег­ральной микросхемы (СБИС). Это позволяет сократить число связей между мик­росхемами и, следовательно, габариты ВС.

Неотъемлемыми компонентами ПЭ (рис. 29.10) в большинстве вычислитель­ных систем являются:

• арифметико-логическое устройство (АЛУ);

• регистры данных;

• сетевой интерфейс (СИ), который может включать в свой состав регистры пере­сылки данных;

• номер процессора;

• регистр флага разрешения маскирования (F);

• локальная память.

Рис.29.10. Модель процессорного элемента

Процессорные элементы, управляемые командами, поступающими по широко­вещательной шине из КМП, могут выбирать данные из своей локальной памяти и регистров, обрабатывать их в АЛУ и сохранять результаты в регистрах и локальной памяти. ПЭ могут также обрабатывать те данные, которые поступают по шине широковещательной рассылки из КМП. Кроме того, каждый процессорный эле­мент вправе получать данные из других ПЭ и отправлять их в другие ПЭ по сетисоединений, используя для этого свой сетевой интерфейс. Результаты вычисле­ний любое ПЭ выдает в КМП через шину результата.

Каждому из N ПЭ в массиве процессоров присваивается уникальный номер, называемый также адресом ПЭ, который представляет собой целое число от 0 до N - 1. Чтобы указать, должен ли данный ПЭ участвовать в общей операции, в его составе имеется регистр флага разрешения F. Состояние этого регистра определя­ют сигналы управления из КМП, либо результаты операций в самом ПЭ, либо и те и другие совместно.

Еще одной существенной характеристикой матричной системы является спо­соб синхронизации работы ПЭ. Так как все ПЭ получают и выполняют команды одновременно, их работа жестко синхронизируется. Это особенно важно в опера­циях пересылки информации между ПЭ. В системах, где обмен производится с че­тырьмя соседними ПЭ, передача информации осуществляется в режиме «регистр-регистр».