Добавил:
Upload Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

ЭВМ лекции

.pdf
Скачиваний:
59
Добавлен:
08.05.2015
Размер:
2.95 Mб
Скачать

В параллельно-последовательные регистры информация вводится

параллельным кодом за один такт через тактируемые входные элементы а выводится из них последовательно по одному разряду в каждом тактовом интервале. Тем самым реализуется операция преобразования параллельного кода в последовательный.

Универсальные регистры сочетают в себе возможности вышеперечисленных типов регистров и, кроме того, обеспечивают режимы отключении входов и выходов (третье логическое состояние) регистра от общей информационной шины, перекоммутацию местами входов и выходов регистра и тем самым переключение функций прием/передача информации в общую информационную шину.

В зависимости от типа триггеров, применяемых при построении регистра, различают одноступенчатые регистры (регистры защелки) и двухступенчатые (непрозрачные) регистры. Как и триггеры, регистрызащёлки и двухступенчатые регистры имеют различные реакции на сигналы, подаваемые на информационные входы. Технические параметры регистров определяются параметрами их основного функционального узла триггера и разрядностью операнда.

Параллельные регистры. При построении параллельных регистров обычно используются простейшие асинхронные RS- триггеры и синхронные RS- и D- триггеры. Регистры на основе асинхронных RS-триггеров и синхронных D- триггеров представлены на рис. 15.1.

Сигнал на входе В (рис. 15.1) определяет, в каком коде будет представлена выходная информация, в прямом или в инверсном. При B=0 информация на выходе Qi будет соответствовать прямому коду на выходе триггера, при B=1 – инверсному. На рис. 15.1б схема для определения типа кода на выходе преобразована к виду:

Qi = Byi Ù Byi = Byi Ú Byi = B Å yi

81

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

а)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

б)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Рис. 15. 1 Регистр на основе RS- и D- триггеров

Условное обозначение и диаграммы работы параллельного регистра представлены на рис. 15.2.

 

0

 

RG

0

 

 

x0

 

 

 

1

 

 

 

 

 

x1

 

 

 

 

 

 

2

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

3

 

 

2

 

 

x2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

x3

 

 

 

 

 

3

 

 

 

 

 

 

 

 

 

 

 

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q0

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

RG

0

 

 

Q1

 

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2

 

 

1

 

 

Q2

 

 

 

 

3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2

 

 

Q3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

 

3

 

 

 

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Рис. 15.2 УГО и временные диаграммы параллельного регистра в прямом коде: 4076 (74195)

Из рисунка 15.2 видно, что регистр без входа синхронизации имеет очень ограниченное применение (только как формирователь выходных сигналов при плавно меняющихся сигналах на входах).

Параллельный регистр обладает наибольшим быстродействием по сравнению с другими видами регистров.

Последовательные регистры (регистры сдвига) характеризуются записью

числа последовательным кодом. Регистр состоит из последовательно

82

соединенных двоичных ячеек памяти, состояния которых передаются (сдвигаются) на следующие ячейки под действием тактовых импульсов. При этом выдвигаемые за пределы регистра разряды теряются, а в освобождающиеся разряды заносится информация, поступающая по отдельному внешнему входу регистра сдвига. Таким образом, каждый разряд регистра одновременно

принимает информацию из предыдущего разряда и передает информацию в следующий разряд. Для определенности работы регистра эти процессы должны быть разделены во времени. Это достигается путем введения временных задержек в связи между разрядами (цепочки логических элементов, RC-цепочки) или использования двухтактных триггеров.

D

J

T

Q0'

J

T

Q0

 

 

 

 

 

1

C

 

Q0'

C

 

Q0

 

K

 

K

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

 

J

T

Q1'

J

T

Q1

 

 

 

 

 

 

C

 

Q1'

C

 

Q1

 

 

K

 

K

 

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

 

J

T

Q2'

J

T

Q2

 

 

 

 

 

 

C

 

Q2'

C

 

Q2

 

 

K

 

K

 

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

 

J

T

Q3'

J

T

Q3

Q

 

 

 

 

 

C

 

Q3'

C

 

Q3

 

 

K

 

K

 

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

C

 

1

 

 

 

 

 

R

 

 

 

 

 

 

 

 

 

 

 

 

 

Рис. 15.3 Сдвигающий регистр (7491)

D

RG

 

Q

 

 

C

 

 

 

 

 

R

83

Тактовые импульсы управляют работой регистров. Вход R является входом асинхронного сброса.

Работа регистра сдвига в каждом периоде сигнала синхронизации разбивается на две фазы: при высоком и при низком значении синхросигнала:

1.При высоком уровне синхросигнала проводится запись значения выхода (i–1)-го разряда регистра в первую ступень i-го разряда. Вторая ступень каждого разряда сохраняет свое прежнее значение. В этой фазе состояние первой ступени i-го триггера повторяет состояние второй ступени (i–1)-го триггера. Вторые ступени каждого триггера, а, следовательно, и выходы регистра в целом, остаются неизменными.

2.При низком уровне синхросигнала значение, записанное в первой ступени каждого триггера, перезаписывается в его вторую ступень. Запись в первую ступень триггера запрещена. В этой фазе состояния первой и второй ступеней каждого триггера становятся одинаковыми.

Поступление сигнала R =0 вне зависимости от значения сигнала на входе синхронизации С и сигнала на входе D сбрасывает все разряды регистра в нулевое состояние.

Идеализированная временная диаграмма работы регистра сдвига показана на рис.15.4.

C

D

Q0'

Q0

Q1'

Q1

Q2'

Q2

Q3'

Q3=Q

R

Рис. 15.4 Временные диаграммы последовательного регистра

84

Таким образом, появление информации на выходе Q происходит с задержкой на n-1 тактовых импульсов (где n-число разрядов регистра).

При введении обратной связи с выхода Q на вход D в последовательном регистре можно реализовать кольцевой регистр, в котором информация циркулирует по кругу. Такие регистры применяются, например, в качестве генераторов сигналов в цифровых устройствах.

Последовательно-параллельный регистр строится на основе последователь-

ного регистра с выводом всех выходов Qi.

D

J

T

Q0'

J

T

Q0

 

 

 

1

C

 

Q0'

C

 

Q0

K

 

K

 

 

 

 

 

 

R

 

 

R

 

 

 

J

T

Q1'

J

T

Q1

 

 

 

 

C

 

Q1'

C

 

Q1

 

K

 

K

 

 

 

 

 

 

 

R

 

 

R

 

 

 

J

T

Q2'

J

T

Q2

 

 

 

 

C

 

Q2'

C

 

Q2

 

K

 

K

 

 

 

 

 

 

 

R

 

 

R

 

 

 

J

T

Q3'

J

T

Q3

 

 

 

 

C

 

Q3'

C

 

Q3

 

K

 

K

 

 

 

 

 

 

 

R

 

 

R

 

 

C

 

1

 

 

 

 

R

 

 

 

 

 

 

 

 

 

 

 

Рис. 15. 5 Последовательно-параллельный регистр 4094

Параллельно-последовательный регистр. В данном типе регистра ввод информации осуществляется параллельным кодом, а вывод ее последовательно, разряд за разрядом.

85

D0

A

D1

D2

D3

C

R

&

S

T

Q0'

S

T

Q0

 

 

J

 

J

 

Q0

 

 

 

 

 

C

 

Q0'

C

 

 

 

 

 

 

K

 

K

 

 

 

 

 

 

 

 

R

 

 

R

 

 

&

S

T

Q1'

S

T

Q1

 

 

J

 

J

 

Q1

 

 

 

 

 

C

 

Q1'

C

 

 

 

 

 

 

K

 

K

 

 

 

 

 

 

 

 

R

 

 

R

 

 

&

S

T

Q2'

S

T

Q2

 

 

J

 

J

 

Q2

 

 

 

 

 

C

 

Q2'

C

 

 

 

 

 

 

K

 

K

 

 

 

 

 

 

 

 

R

 

 

R

 

 

&

S

T

Q3'

S

T

Q3=Q

 

 

J

 

J

 

Q3

 

 

 

 

 

C

 

Q3'

C

 

 

 

 

 

 

K

 

K

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

 

1

 

 

 

 

Рис. 15.6 Параллельно-последовательный регистр (74165)

Реверсивные сдвигающий регистры обеспечивают возможность сдвига информации в двух направлениях. Для этого выход каждого разряда связывается

через логические элементы переключения направления со входами предыдущего и последующего разрядов. Пусть направление сдвига определяется логическим уровнем сигнала E так, что при E=0 сдвиг осуществляется в сторону старших разрядов: Di = Qi 1 , а при E=1 – в сторону младших разрядов: Di = Qi +1 . Тогда вход i-ого триггера должен управляться сигналом

Di = EQi1 EQi+1

86

 

 

 

 

D

T

Q0'

D

T

Q0

 

 

 

 

 

 

 

 

D

 

&

1

C

 

 

C

 

 

 

E

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

&

 

R

 

 

R

 

 

 

 

 

 

 

 

 

 

 

 

 

&

1

D

T

Q1'

D

T

Q1

 

 

 

 

 

 

 

 

&

 

C

 

 

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

 

 

&

1

D

T

Q2'

D

T

Q2

 

 

 

 

 

 

 

 

&

 

C

 

 

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

 

 

&

1

D

T

Q3'

D

T

Q3

Q

 

 

 

 

 

 

 

&

 

C

 

 

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

R

 

 

R

 

 

 

C

1

R

 

Рис. 15.7 Реверсивный регистр 40104 (74194, 74198)

Универсальными называются регистры 4035 (74194), способные выполнять ряд элементарных операций в зависимости от управляющих сигналов: хранение, сброс, сдвиг вправо, сдвиг влево, параллельная загрузка.

 

 

С

 

R

S0

S1

D

Q0

Q1

Q2

Q3

Cброс

 

x

 

0

x

x

x

0

0

0

0

Хранение

 

 

 

 

1

0

0

x

Q0

Q1

Q2

Q3

 

 

Сдвиг

 

 

 

 

1

1

0

0

0

Q0

Q1

Q2

 

 

 

вправо

 

 

 

 

1

1

 

 

 

 

 

 

 

 

 

 

Сдвиг влево

 

 

 

 

1

0

1

0

Q1

Q2

Q3

0

 

 

 

 

 

 

 

 

1

1

 

 

 

 

 

 

 

 

 

 

 

Параллельная

 

 

 

 

1

1

1

x

D0

D1

D2

D3

 

 

 

загрузка

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

87

S0

1

 

 

 

 

S1

 

 

 

 

D

&

1

D

T

Q0

 

 

 

D0

&

 

C

 

 

 

 

 

 

 

&

 

R

 

 

 

&

1

D

T

Q1

 

 

D1

&

 

C

 

 

 

 

 

 

 

&

 

R

 

 

 

&

1

D

T

Q2

 

 

D2

&

 

C

 

 

 

 

 

 

 

&

 

R

 

 

 

&

1

D

T

Q3

 

 

D3

&

 

C

 

 

 

 

 

 

 

&

 

R

 

 

 

&

C

1

R

 

Рис. 15.8 Универсальный регистр

Рассмотренные ранее регистры являются статическими.

Динамическими называются регистры, для которых определена верхняя временная граница хранения информации без восстановления. Чаще всего в них физическим носителем информации является заряд некоторой емкости.

Основными достоинствами динамического регистра является низкое потребление мощности и высокая степень интеграции элементов. Недостатком является ограничение сверху длительности хранения заряда емкостями и, соответственно, информации, без обновления.

88

16. Сумматор

Сумматор это логическое устройство, предназначенное для выполнения арифметических операций сложения и вычитания многоразрядных чисел.

Сумматоры имеют самостоятельное значение, а также являются ядром схем арифметико-логических устройств (АЛУ), реализующих ряд разнообразных операций и являющихся непременной частью всех процессоров.

Существует множество вариантов сумматоров:

одноразрядный сумматор;

сумматор для последовательных операндов;

сумматор для параллельных операндов с последовательным переносом;

сумматор для параллельных операндов с параллельным переносом;

сумматор групповой структуры с цепным переносом;

сумматор групповой структуры с параллельным межгрупповым переносом;

сумматор с условным переносом;

накапливающий сумматор.

Одноразрядный сумматор (7482) имеет три входа (два слагаемых и перенос из предыдущего разряда) и два выхода (суммы и переноса в следующий разряд) (рис.30)

Рис.16. 1 Одноразрядный сумматор

Аналитические выражения функций суммы и переноса:

Si=1 2 4 7 Ci=3 5 6 7

89

Si = ai biCi−1 Ú aibi Ci−1 Ú ai bi Ci−1 Ú aibiCi−1 Ci = aibi Ú aiCi−1 Ú biCi−1

Кроме непосредственного воспроизведения полученных формул на элементах И-ИЛИ-НЕ возможно сокращение аппаратной сложности схемы за счет использования полученного уже значения Ci.

Si = Ci (ai Ú bi Ú Ci−1) Ú aibiCi−1

Для одноразрядного вычитателя (субтрактора)таблица истинности будет

иметь вид

ai

bi

Vi-1

Di

Vi

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

1

1

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

1

0

1

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

1

1

0

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

0

0

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

0

1

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

1

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

1

1

1

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D =

 

b

 

Ú

 

 

 

 

 

Ú a

 

 

 

 

Ú a bV

= a Å b ÅV

 

 

 

 

 

 

 

 

V =

 

b Ú

 

 

Ú bV

a

V

a

bV

b

V

−1

 

 

 

 

 

 

 

a

aV

i i i i−1

 

i i i−1

 

i i i

i i

 

i−1

 

 

 

i

i i−1

 

 

 

 

 

 

 

 

i i i i i−1

i i−1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ai

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

bi

 

 

 

 

 

 

 

 

 

 

 

 

 

Di

 

 

 

 

 

 

 

 

 

 

 

 

ai

 

ai

 

 

 

ai

 

&

 

 

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Vi-1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

bi

 

bi

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

bi

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

&

 

 

 

 

 

ai

 

 

 

 

 

 

 

 

 

 

 

 

 

Vi

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Vi-1

 

Vi-1

 

 

 

 

 

 

 

 

 

bi

 

 

 

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Vi-1

 

 

&

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Vi-1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ai

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ai

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ai

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

bi

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

bi

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

&

 

 

 

 

 

 

 

bi

 

&

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Vi-1

 

 

 

 

 

 

 

Vi-1

 

 

 

 

 

 

 

Vi-1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Рис.16. 2 Одноразрядный вычитатель

90

Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]